JPH02237149A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH02237149A JPH02237149A JP1058111A JP5811189A JPH02237149A JP H02237149 A JPH02237149 A JP H02237149A JP 1058111 A JP1058111 A JP 1058111A JP 5811189 A JP5811189 A JP 5811189A JP H02237149 A JPH02237149 A JP H02237149A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
A.産業上の利用分野
B,発明の概要
C.従来技術[第6図]
D.発明が解決しようとする問題点
E.問題点を解決するための手段
F.作用
G,実施例[第1図乃至第5図]
a.第1の実施例[第1図、第2図]
b.第2の実施例[第3図乃至第5図]H.発明の効果
(A.産業上の利用分野)
本発明は半導体装置とその製造方法、特に素子の微細化
が容易で、製造工程数を低減することができる新規な半
導体装置とその製造方法に関する。
が容易で、製造工程数を低減することができる新規な半
導体装置とその製造方法に関する。
(B.発明の概要)
本発明は、素子の微細化を容易にし製造工程数の低減を
図るため、 ゲート電極の側壁に不純物を含んだ絶縁層を形成し、該
ゲート電極及び絶縁層上に半導体層な形成し、上記絶縁
層中の不純物を半導体層内に拡散させることによりソー
ス、ドレインを自己整合的に形成するようにしたもので
ある。
図るため、 ゲート電極の側壁に不純物を含んだ絶縁層を形成し、該
ゲート電極及び絶縁層上に半導体層な形成し、上記絶縁
層中の不純物を半導体層内に拡散させることによりソー
ス、ドレインを自己整合的に形成するようにしたもので
ある。
(C.従来技術)[第6図]
近年、スターティックRAMの高集積化が非常に高《な
り、メモリセルの負荷素子を駆動MOS}−ラジスタの
」一側に積層したMOSトランジスタにより構成した完
全CMOSスターティックRAMが開発され、それが例
えば1988年9月号NIKKEI MICRODE
VICESの第123頁〜130頁に紹介されている。
り、メモリセルの負荷素子を駆動MOS}−ラジスタの
」一側に積層したMOSトランジスタにより構成した完
全CMOSスターティックRAMが開発され、それが例
えば1988年9月号NIKKEI MICRODE
VICESの第123頁〜130頁に紹介されている。
第6図は完全CMOスターティックRAMの一例を示す
断面図である。
断面図である。
同図において、aは半導体基板、bは半導体基板aの表
面部を選択的に酸化することにより形成されたフィール
ド絶縁膜、Cは共通ゲート電極、dはゲー1・絶縁膜、
eはnチャンエルMOSトランジスタのソース、fは同
じくドレイン、gは眉間絶縁膜、hは多結晶シリコン層
、iは該多結晶シリコン層hに形成されたp9型のドレ
イン、jはn型のチャンネル領域、kはp1型のソース
、℃は層間絶縁膜、mはアース線となるアルミニウム若
し《はシリサイドからなる配線層である。
面部を選択的に酸化することにより形成されたフィール
ド絶縁膜、Cは共通ゲート電極、dはゲー1・絶縁膜、
eはnチャンエルMOSトランジスタのソース、fは同
じくドレイン、gは眉間絶縁膜、hは多結晶シリコン層
、iは該多結晶シリコン層hに形成されたp9型のドレ
イン、jはn型のチャンネル領域、kはp1型のソース
、℃は層間絶縁膜、mはアース線となるアルミニウム若
し《はシリサイドからなる配線層である。
(D.発明が解決しようとする問題点)ところで、第6
図に示すような従来の完全CMOSスターティックRA
Mにおいては多結晶シリコン層hに形成されたpチャン
ネルMOSトランジスタのソースk、ドレインiと、ゲ
ート電極Cとの間に自己整合性がなかった。そのため、
ソースk、ドレインiを形成するためのマスク工程を必
要とし、製造コストの低減が難しかった。
図に示すような従来の完全CMOSスターティックRA
Mにおいては多結晶シリコン層hに形成されたpチャン
ネルMOSトランジスタのソースk、ドレインiと、ゲ
ート電極Cとの間に自己整合性がなかった。そのため、
ソースk、ドレインiを形成するためのマスク工程を必
要とし、製造コストの低減が難しかった。
また、ソースk、ドレインiの位置を規定するレジスト
マスクを非常に複雑な形状を有した凹凸の激しい面上に
形成しなければならず、マスクの形成が難しく、従って
素子の微細化が難しいという問題もある。
マスクを非常に複雑な形状を有した凹凸の激しい面上に
形成しなければならず、マスクの形成が難しく、従って
素子の微細化が難しいという問題もある。
本発明はこのような問題を解決すべく為されたものであ
り、製造工数の低減を図ることのできる半導体装置とそ
の製造方法を提供するこどを目的とする。
り、製造工数の低減を図ることのできる半導体装置とそ
の製造方法を提供するこどを目的とする。
(E.問題点を解決するための手段)
本発明は上記問題点を解決するため、ゲート電極の側壁
に不純物を含んだ絶縁層を形成し、該ゲート電極及び絶
縁層上に半導体層を形成し、上記絶縁層中の不純物を半
導体層内に拡散させることによりソース、ドレインを自
己整合的に形成するようにしてなることを特徴とする。
に不純物を含んだ絶縁層を形成し、該ゲート電極及び絶
縁層上に半導体層を形成し、上記絶縁層中の不純物を半
導体層内に拡散させることによりソース、ドレインを自
己整合的に形成するようにしてなることを特徴とする。
(F.作用)
本発明によれば、ゲート電極の側壁に形成した絶縁層膜
中の不純物を半導体層中に拡散させることによりソース
、ドレインを形成することによりゲート電極と、半導体
層中のソース、ドレインとの間の位置関係を自己整合的
に規定するようにしたので、半導体層に形成するMOS
トランジスタのソース、ドレインを形成する為のマスク
工程は全く不要となる。
中の不純物を半導体層中に拡散させることによりソース
、ドレインを形成することによりゲート電極と、半導体
層中のソース、ドレインとの間の位置関係を自己整合的
に規定するようにしたので、半導体層に形成するMOS
トランジスタのソース、ドレインを形成する為のマスク
工程は全く不要となる。
そして、自己整合的にソース、ドレーインを形成するこ
とができるので,マスク工程を必要とした場合に生じた
寸法誤差を見越して寸法マージンを充分に大きくとるこ
とが必要でな《なるしマスクを凹凸の激しい面上に形成
する場合に生じる障害を回避できる。従って、素子の微
細化の要請に容易に応じることができる. (G.実施例)[第1図乃至第5図] 以下、本発明半導体装置とその製造方法を図示実施例に
従って詳細に説明する。
とができるので,マスク工程を必要とした場合に生じた
寸法誤差を見越して寸法マージンを充分に大きくとるこ
とが必要でな《なるしマスクを凹凸の激しい面上に形成
する場合に生じる障害を回避できる。従って、素子の微
細化の要請に容易に応じることができる. (G.実施例)[第1図乃至第5図] 以下、本発明半導体装置とその製造方法を図示実施例に
従って詳細に説明する。
(a.第1の実施例)[第1図、第2図]第1図は本発
明半導体装置の第1の実施例を示す断面図である。
明半導体装置の第1の実施例を示す断面図である。
1は絶縁基板、2は例えば多結晶シリコンからなるゲー
ト電極、3はゲート絶縁膜、4、4はゲート電極2の側
壁に形成された不純物を含んだ絶縁層で、MOSトラン
ジスタのソース、ドレインを形成する役割を果たし終え
たものであり、例えばBSGからなる。
ト電極、3はゲート絶縁膜、4、4はゲート電極2の側
壁に形成された不純物を含んだ絶縁層で、MOSトラン
ジスタのソース、ドレインを形成する役割を果たし終え
たものであり、例えばBSGからなる。
5は多結晶シリコンからなる半導体層で、ゲート電極2
の幅(ゲート幅)よりも狭い線幅を有し該ゲート電極5
上をゲート長方向に這うように横切っている。6、7は
半導体層5に形成されたソース、ドレインで、絶縁層4
のゲート電極2の第1図における左側、右側に当たる部
分と対応したところに位置している。というのは、ソー
ス6、ドレイン7は絶縁層4の内部の不純物を半導体層
5内部に拡散させることによって形成されたからであり
、セルファライメントによりゲート電極2どソース6、
ドレイン7との間の位置関係が規定されている。
の幅(ゲート幅)よりも狭い線幅を有し該ゲート電極5
上をゲート長方向に這うように横切っている。6、7は
半導体層5に形成されたソース、ドレインで、絶縁層4
のゲート電極2の第1図における左側、右側に当たる部
分と対応したところに位置している。というのは、ソー
ス6、ドレイン7は絶縁層4の内部の不純物を半導体層
5内部に拡散させることによって形成されたからであり
、セルファライメントによりゲート電極2どソース6、
ドレイン7との間の位置関係が規定されている。
第2図(A)乃至( F )は第1図に示した半導体装
置の製造方法を工程順に示すものである。
置の製造方法を工程順に示すものである。
(A)先ず、同図(A)に示すように絶縁基板1上にゲ
ート電極2を形成し、次いでゲート電極2の表面部に薄
《絶縁膜3を形成する。
ート電極2を形成し、次いでゲート電極2の表面部に薄
《絶縁膜3を形成する。
(B)次に、同図(I3)に示すようにBSGからなる
絶縁層4をデポジションさせる。尚、梨地は絶縁層4中
の不純物(ボロンB)を示す。
絶縁層4をデポジションさせる。尚、梨地は絶縁層4中
の不純物(ボロンB)を示す。
(C)次に、同図(C)に示すように絶縁層4を異方性
エッチング(例えばR I E)することによりゲート
電極2の側壁にのみに残存させるようにする。
エッチング(例えばR I E)することによりゲート
電極2の側壁にのみに残存させるようにする。
(D)次に、同図(D)に示すように多結晶シリコンか
らなる半導体層5を形成し、その後、該半導体層5にn
型不純物をイオン打込みする。
らなる半導体層5を形成し、その後、該半導体層5にn
型不純物をイオン打込みする。
(E)次に、同図(E)に示すようにレジスト膜10で
チャンネルとなる部分をマスクし、その状態でp型不純
物をイオン打込みしてソース、ドイレインに連なるp゛
型領域を形成する。
チャンネルとなる部分をマスクし、その状態でp型不純
物をイオン打込みしてソース、ドイレインに連なるp゛
型領域を形成する。
尚、レジスト膜10はチャンネルとなるn型領域へのp
型不純物のイオン打込みを阻むことさえ出来れば該領域
から食み出るように形成してもよ《パターン精度が高い
ことは要求されない。
型不純物のイオン打込みを阻むことさえ出来れば該領域
から食み出るように形成してもよ《パターン精度が高い
ことは要求されない。
(F)次に、アニール処理する。すると、イオン打込み
された不純物が活性化すると共に絶縁層4、4中の不純
物が半導体層5中に拡散して同図(F)に示すようにソ
ース6、ドレイン7が形成される。尚、ソース6、ドレ
イン7中の梨地は絶縁層4からの不純物(ボロン)を示
す。
された不純物が活性化すると共に絶縁層4、4中の不純
物が半導体層5中に拡散して同図(F)に示すようにソ
ース6、ドレイン7が形成される。尚、ソース6、ドレ
イン7中の梨地は絶縁層4からの不純物(ボロン)を示
す。
その後、ソース電極8、ドレイン電極9を形成すると第
1図に示すような薄膜トランジスタができる. このように、本実施例によれば、ゲート電極2の側壁に
形成した絶縁層4中の不純物を半導体層5中に拡散させ
ることによりソース6、ドレイン7を形成するので、ゲ
ート電極2と、半導体層5中のソース6、ドレイン7と
の間の位置関係がセルファライメントにより規定される
。従って、ソース6、ドレイン7を形成するためのマス
ク工程は全く不要であり、製造工数が低減される。
1図に示すような薄膜トランジスタができる. このように、本実施例によれば、ゲート電極2の側壁に
形成した絶縁層4中の不純物を半導体層5中に拡散させ
ることによりソース6、ドレイン7を形成するので、ゲ
ート電極2と、半導体層5中のソース6、ドレイン7と
の間の位置関係がセルファライメントにより規定される
。従って、ソース6、ドレイン7を形成するためのマス
ク工程は全く不要であり、製造工数が低減される。
そして、セルアライメントによりソース6、ドレイン7
を形成することができるので、マスク工程を必要とした
場合に生じた寸法誤差を見越して寸法マージンを十分に
太き《とることが必要でなくなる。従って、素子の微細
化が容易になる。
を形成することができるので、マスク工程を必要とした
場合に生じた寸法誤差を見越して寸法マージンを十分に
太き《とることが必要でなくなる。従って、素子の微細
化が容易になる。
(b、第2の実施例)[第3図乃至第5図]第3図及び
第4図は本発明を完全CMOSスターティックRAMに
適用した一つの実施例を示すものである。
第4図は本発明を完全CMOSスターティックRAMに
適用した一つの実施例を示すものである。
11はp型半導体基板、l2はn′″型ソース、13は
n0型ドレイン、】4はゲート絶縁膜、15は多結晶シ
リコンからなるゲート電極、16、16はゲート電極1
5の側壁に形成されたp型不純物を含んだ絶縁層で、半
導体基板側に形成した第1のMOSトランジスタをLD
D構造にするための役割を果しただけでなく後述する第
2のMOSトランジスタのソース、ドレインを形成する
役割も果たしたものであり、BSGからなる。17はゲ
ート電極5の表面部に形成されたS i O zからな
る眉間絶縁膜である。
n0型ドレイン、】4はゲート絶縁膜、15は多結晶シ
リコンからなるゲート電極、16、16はゲート電極1
5の側壁に形成されたp型不純物を含んだ絶縁層で、半
導体基板側に形成した第1のMOSトランジスタをLD
D構造にするための役割を果しただけでなく後述する第
2のMOSトランジスタのソース、ドレインを形成する
役割も果たしたものであり、BSGからなる。17はゲ
ート電極5の表面部に形成されたS i O zからな
る眉間絶縁膜である。
18は第2のMOS}−ランジスタが形成された多結晶
シリコンからなる半導体層で、ゲート電極5の幅(ゲー
ト幅)よりも狭い線幅を有し該ゲート電極5上方をゲー
}一長方向に這うように形成されている。19、20は
第2のMOSトランジス夕のソース・ドレインで、上記
絶縁層16のゲート電極15の第3図における左側、右
側に当たる部分と対応したところに位置している。とい
うのは、ソース19、ドレイン20は、絶縁層16の内
部の不純物を半導体層18内部に拡散させることによっ
て形成されたものだからである。21は半導体層18上
の層間絶縁層、22は該層間絶縁層21上のアルミニウ
ムあるいはシリサイドからなるアース配線層である。
シリコンからなる半導体層で、ゲート電極5の幅(ゲー
ト幅)よりも狭い線幅を有し該ゲート電極5上方をゲー
}一長方向に這うように形成されている。19、20は
第2のMOSトランジス夕のソース・ドレインで、上記
絶縁層16のゲート電極15の第3図における左側、右
側に当たる部分と対応したところに位置している。とい
うのは、ソース19、ドレイン20は、絶縁層16の内
部の不純物を半導体層18内部に拡散させることによっ
て形成されたものだからである。21は半導体層18上
の層間絶縁層、22は該層間絶縁層21上のアルミニウ
ムあるいはシリサイドからなるアース配線層である。
第4図は第3図に示したMoSトランジスタを有したメ
モリセルのレイアウト例を示す平面図である。第4図に
おいて、23は半導体基板の表面部に選択的に形成され
たn型拡敗層(2点鎖線で示す)、24は第1層目の多
結晶シリコン層、25は第2層目の多結晶シリコン層で
、該層25にpチャンネルMOSトランジスタが形成さ
れている。このpチャンネルMOSトランジスタは半導
体基板に形成されたnチャンネル駆動MOSトランジス
タとで第1層目の多結晶シリコン層により形成されたゲ
ート電極を共有する。
モリセルのレイアウト例を示す平面図である。第4図に
おいて、23は半導体基板の表面部に選択的に形成され
たn型拡敗層(2点鎖線で示す)、24は第1層目の多
結晶シリコン層、25は第2層目の多結晶シリコン層で
、該層25にpチャンネルMOSトランジスタが形成さ
れている。このpチャンネルMOSトランジスタは半導
体基板に形成されたnチャンネル駆動MOSトランジス
タとで第1層目の多結晶シリコン層により形成されたゲ
ート電極を共有する。
Q. Q.はメモリセルのnチャンネル駆動MOSト
ランジスタで、これ等MoSトランジスタQ. Q.
上に負荷となるpチャンネルMOSトランジスタが積層
され、これ等4個のMOSトランジスタCMOSタイプ
のフリツブフロップ回路が構成される。Q.,Q.はメ
モリセルのトランスファnチャンネルMOSトランジス
タである。そして、以上6個のMOSトランジスタによ
りメモリセルが構成される。
ランジスタで、これ等MoSトランジスタQ. Q.
上に負荷となるpチャンネルMOSトランジスタが積層
され、これ等4個のMOSトランジスタCMOSタイプ
のフリツブフロップ回路が構成される。Q.,Q.はメ
モリセルのトランスファnチャンネルMOSトランジス
タである。そして、以上6個のMOSトランジスタによ
りメモリセルが構成される。
第5図(A)乃至(G)は第3図に示したMOSトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
(A)半導体基板11を選択酸化してフィールド絶縁膜
(図面に現われない)を形成し、半導体基板11の表面
を薄く酸化してゲート絶縁膜14を形成し、第1層目の
多結晶シリコンH (24)を形成し、これをバターニ
ングすることによりシリコンゲート電極15を形成し、
該ゲート電極l5をマスクとして半導体基板11の表面
部にn型不純物をライトドーブする。第5図(A)はこ
のライトドープ終了後の状態を示す。
(図面に現われない)を形成し、半導体基板11の表面
を薄く酸化してゲート絶縁膜14を形成し、第1層目の
多結晶シリコンH (24)を形成し、これをバターニ
ングすることによりシリコンゲート電極15を形成し、
該ゲート電極l5をマスクとして半導体基板11の表面
部にn型不純物をライトドーブする。第5図(A)はこ
のライトドープ終了後の状態を示す。
(B)次に、必要に応じてゲート電極15の表面を酸化
した後、同図(B)に示すようにP型不純物を含んだ絶
縁膜(例えばBSG膜)16を形成する。梨地ぱ絶縁膜
16中のP型不純物を示す。
した後、同図(B)に示すようにP型不純物を含んだ絶
縁膜(例えばBSG膜)16を形成する。梨地ぱ絶縁膜
16中のP型不純物を示す。
(C)次に、同図(C)に示すように絶縁膜l6に対し
て異方性エッチング処理(例えばR I E)を施すこ
とによりサイドウォール16、16を形成する。
て異方性エッチング処理(例えばR I E)を施すこ
とによりサイドウォール16、16を形成する。
(D)次に、同図(D)に示すようにゲート電極15、
サイドウォール16、16及びフィールド絶縁膜をマス
クとして半導体基板11の表面部にn型不純物をドーブ
することによりソース12及びドレイン13を形成する
。
サイドウォール16、16及びフィールド絶縁膜をマス
クとして半導体基板11の表面部にn型不純物をドーブ
することによりソース12及びドレイン13を形成する
。
(E)次に、同図(E)に示すようにn型の多結晶シリ
コン層(第2層目の多結晶シリコン層)18を形成し、
それをバターニングする。
コン層(第2層目の多結晶シリコン層)18を形成し、
それをバターニングする。
(F)その後、同図(F)に示すようにレジスト膜6で
pチャンネルMOSトランジスタのチャンネルとすべき
部分をマスクし、該レジスト膜26をマスクとして多結
晶シリコン層18にp型不純物をドーブして該層18を
導体化する。
pチャンネルMOSトランジスタのチャンネルとすべき
部分をマスクし、該レジスト膜26をマスクとして多結
晶シリコン層18にp型不純物をドーブして該層18を
導体化する。
尚、レジスト膜26はチャンネルとすべき部分を完全に
マスクさえすれば良く、該部分から食み出ても差し支え
がないのでそのパターン精度は高いことが要求されない
。
マスクさえすれば良く、該部分から食み出ても差し支え
がないのでそのパターン精度は高いことが要求されない
。
(G)その後、アニールすることにより同図(G)に示
すようにサイドウォール16、16中のp型不純物(梨
地で示す)を多結晶シリコン層18内に拡散させてセル
ファライメントによりソース19及びドレイン20を形
成する.このように、本製造方法によれば、ソース19
及びドレイン20と、チャンネルとの境界をセルファラ
イメントにより位置決めすることができ、位置決めのた
めに特別にレジストマスクを形成する工程は必要ではな
い。また、レジストマスクを用いてソース19、ドレイ
ン20の位置を規定するわけではないので位置決め精度
の限界を見越してマージンを大きめにとっておくことは
必要ではないし、凹凸の激しい面上にソース、ドレイン
位置決め用のレジストマスクを形成するという難問から
開放される。従って、素子の微細化がより一層容易とな
る。
すようにサイドウォール16、16中のp型不純物(梨
地で示す)を多結晶シリコン層18内に拡散させてセル
ファライメントによりソース19及びドレイン20を形
成する.このように、本製造方法によれば、ソース19
及びドレイン20と、チャンネルとの境界をセルファラ
イメントにより位置決めすることができ、位置決めのた
めに特別にレジストマスクを形成する工程は必要ではな
い。また、レジストマスクを用いてソース19、ドレイ
ン20の位置を規定するわけではないので位置決め精度
の限界を見越してマージンを大きめにとっておくことは
必要ではないし、凹凸の激しい面上にソース、ドレイン
位置決め用のレジストマスクを形成するという難問から
開放される。従って、素子の微細化がより一層容易とな
る。
(H.発明の効果)
以上に述べたように、本発明は、ゲート電極の側壁に不
純物を含んだ絶縁層を形成し、該ゲート電極及び絶縁層
上に半導体層を形成し、該絶縁層中の不純物を半導体層
内に拡散させることによりソース、ドレインを形成する
ようにしたものである。
純物を含んだ絶縁層を形成し、該ゲート電極及び絶縁層
上に半導体層を形成し、該絶縁層中の不純物を半導体層
内に拡散させることによりソース、ドレインを形成する
ようにしたものである。
従って、本発明によれば、ゲート電極の側壁に形成した
絶縁層膜中の不純物を半導体層中に拡敗させることによ
りソース、ドレインを形成するので、ゲート電極と、半
導体層中のソース、ドレインとの間に一関係を自己整合
的に規定することができる。従って、半導体層に形成す
るMOSトランジスタのソース、ドレインを形成する為
のマスク工程は全く不要となる。
絶縁層膜中の不純物を半導体層中に拡敗させることによ
りソース、ドレインを形成するので、ゲート電極と、半
導体層中のソース、ドレインとの間に一関係を自己整合
的に規定することができる。従って、半導体層に形成す
るMOSトランジスタのソース、ドレインを形成する為
のマスク工程は全く不要となる。
そして、自己整合的にソース、ドレインを形成すること
ができるので、マスク工程を必要とした場合に生じた寸
法誤差を見越して寸法マージンを十分に太き《とること
が必要でな《なるし、起伏の激しい面上にソース、ドレ
イン位置決め用レジストマスクを形成するという難問か
ら開放される。従って、素子の微細化に容易に応じるこ
とができる。
ができるので、マスク工程を必要とした場合に生じた寸
法誤差を見越して寸法マージンを十分に太き《とること
が必要でな《なるし、起伏の激しい面上にソース、ドレ
イン位置決め用レジストマスクを形成するという難問か
ら開放される。従って、素子の微細化に容易に応じるこ
とができる。
第1図は本発明半導体装置の第1の実施例を示す断面図
、第2図(A)乃至(F)は第1図に示した半導体装置
の製造方法を工程順に示す断面図、第3図は発明半導体
装置の第2の実施例を示す断面図、第4図は第3図に示
した半導体装置をメモリセルに適用した場合のレイアウ
ト例を示す断面図、第5図(A)乃至(G)は第3図に
示した半導体装置の製造方法を工程順に示す断面図、第
6図は従来例を示す断面図である。 符号の説明 1 ・ 4 ・ 5 ・ 7 ・ ・基体、2・・・ゲート電極、 ・不純物を含んだ絶縁層、 ・半導体層、6・・・ソース、 ・ドレイン、11・・・基体、 ・・ゲート電極、 ・・不純物を含んだ絶縁層、 ・・半導体層、l9・・・ソース、 ・・ドレイン。 一N寸 クロト 断面図 第2図 一一〇 ≦928 r′) メモリセルの平面図 八八′ A ド肩 ↓ LLIII ↓ 第5図
、第2図(A)乃至(F)は第1図に示した半導体装置
の製造方法を工程順に示す断面図、第3図は発明半導体
装置の第2の実施例を示す断面図、第4図は第3図に示
した半導体装置をメモリセルに適用した場合のレイアウ
ト例を示す断面図、第5図(A)乃至(G)は第3図に
示した半導体装置の製造方法を工程順に示す断面図、第
6図は従来例を示す断面図である。 符号の説明 1 ・ 4 ・ 5 ・ 7 ・ ・基体、2・・・ゲート電極、 ・不純物を含んだ絶縁層、 ・半導体層、6・・・ソース、 ・ドレイン、11・・・基体、 ・・ゲート電極、 ・・不純物を含んだ絶縁層、 ・・半導体層、l9・・・ソース、 ・・ドレイン。 一N寸 クロト 断面図 第2図 一一〇 ≦928 r′) メモリセルの平面図 八八′ A ド肩 ↓ LLIII ↓ 第5図
Claims (6)
- (1)基体上にゲート電極が形成され、 上記ゲート電極の側壁に不純物を含んだ絶縁層が形成さ
れ、 上記ゲート電極及び上記絶縁層上に半導体層が形成され
、 上記半導体層の上記絶縁層と対応したところにソース、
ドレインが自己整合的に形成された ことを特徴とする半導体装置 - (2)基体上のゲート電極の側壁に不純物を含んだ絶縁
層を形成し、 上記ゲート電極及び絶縁層上に半導体層を形成し、 上記絶縁層中の不純物を上記半導体層内へ拡散させるこ
とにより半導体層にソース、ドレインを形成する ことを特徴とする半導体装置の製造方法 - (3)第1のMOSトランジスタのソース、ドレインを
有した半導体領域の上記ソース・ドレイン間上にゲート
電極が形成され、 上記ゲート電極上に半導体層が形成され、 上記半導体層に上記第1のMOSトランジスタとで上記
ゲート電極を共有する第2のMOSトラジスタが形成さ
れた 半導体装置において、 上記ゲート電極の側壁に不純物を含んだ絶縁層が形成さ
れ、 上記半導体層の上記絶縁層と対応したところにソース、
ドレインが自己整合的に形成された ことを特徴とする半導体装置 - (4)第1のMOSトラジスタと第2のMOSトラジス
タとが互いに逆導電型チャンネルのMOSトランジスタ
である ことを特徴とする請求項(3)記載の半導体装置 - (5)第1のMOSトラジスタ2個と第2のMOSトラ
ンジスタ2個によりメモリセルが構成された ことを特徴とする請求項(3)記載の半導体装置 - (6)第1のMOSトラジスタ及びゲート電極を形成し
た後該ゲート電極の側壁に不純物を含有した絶縁層を形
成し、 上記ゲート電極及び絶縁層上に半導体層を形成し、 上記絶縁層中の不純物を上記半導体層内に拡散させるこ
とにより上記第1のMOSトランジスタとで上記ゲート
電極を共有する第2のMOSトランジスタを形成する ことを特徴とする半導体装置の製造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1058111A JPH02237149A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1058111A JPH02237149A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02237149A true JPH02237149A (ja) | 1990-09-19 |
Family
ID=13074866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1058111A Pending JPH02237149A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02237149A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5283455A (en) * | 1991-08-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Thin film field effect element having an LDD structure |
US5723879A (en) * | 1994-05-12 | 1998-03-03 | Goldstar Electron Co., Ltd. | Thin film transistor with vertical channel adjacent sidewall of gate electrode and method of making |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6016458A (ja) * | 1983-06-17 | 1985-01-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | スタック形cmos装置の製造方法 |
-
1989
- 1989-03-10 JP JP1058111A patent/JPH02237149A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6016458A (ja) * | 1983-06-17 | 1985-01-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | スタック形cmos装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5283455A (en) * | 1991-08-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Thin film field effect element having an LDD structure |
US5723879A (en) * | 1994-05-12 | 1998-03-03 | Goldstar Electron Co., Ltd. | Thin film transistor with vertical channel adjacent sidewall of gate electrode and method of making |
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