KR100255575B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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다니구찌 이찌로오
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Abstract

종래의 기술에서는 메사 분리된 SOI 층의 측단면에 절연 물질로 이루어진 측벽을 형성할 때, SOI 층 상면에 에칭 손상을 받는다는 문제가 있고, 또한 SOI 층 상단부와 게이트 전극과의 거리가 짧았기 때문에 절연성에 문제가 있었다.
SOI 층상에 게이트 절연막, 게이트 전극의 일부로서 작용하는 도전층을 순차적층한 후, SOI 층의 측단면 뿐만 아니라 게이트 절연막 및 도전층의 측단면에도 측벽을 형성하여 도전층상에 게이트 전극을 형성함으로써 SOI 층 상면에 에칭 손상을 주지 않고 게이트 전극과 SOI 층의 상단부와의 거리를 일정 이상의 크기로 하는 구조의 반도체 장치를 형성한다.

Description

반도체 장치 및 그 제조 방법
제1도는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.
제2도는 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
제3도는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.
제4도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제5도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제6도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제7도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제8도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제9도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제10도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제11도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제12도는 본 발명의 제1 실시예를 공정순으로 도시한 단면도.
제13도는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도.
제14도는 본 발명의 제2 실시예에 따른 반도체 장치의 평면도.
제15도는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도.
제16도는 본 발명의 제2 실시예를 공정순으로 도시한 단면도.
제17도는 본 발명의 제2 실시예를 공정순으로 도시한 단면도.
제18도는 본 발명의 제2 실시예를 공정순으로 도시한 단면도.
제19도는 본 발명의 제2 실시예를 공정순으로 도시한 단면도.
제20도는 본 발명의 제2 실시예를 공정순으로 도시한 단면도.
제21도는 본 발명의 제3 실시예를 공정순으로 도시한 단면도.
제22도는 본 발명의 제3 실시예를 공정순으로 도시한 단면도.
제23도는 본 발명의 제3 실시예를 공정순으로 도시한 단면도.
제24도는 본 발명의 제3 실시예를 공정순으로 도시한 단면도.
제25도는 본 발명의 제3 실시예를 공정순으로 도시한 단면도.
제26도는 본 발명의 제3 실시예를 공정순으로 도시한 단면도.
제27도는 본 발명의 제4 실시예를 공정순으로 도시한 단면도.
제28도는 본 발명의 제4 실시예를 공정순으로 도시한 단면도.
제29도는 본 발명의 제4 실시예를 공정순으로 도시한 단면도.
제30도는 종래의 기술을 도시한 도면.
제31도는 종래의 기술을 도시한 도면.
제32도는 종래의 기술을 도시한 도면.
제33도는 종래의 기술을 도시한 도면.
제34도는 종래의 기술을 도시한 도면.
제35도는 종래의 기술을 도시한 도면.
제36도는 종래의 기술을 도시한 도면.
제37도는 종래의 기술을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 매립 산화막
3 : SOI 층 4 : 게이트 절연막
5, 5a, 5b : 도전막 6 : 질화막
7 : P형 고농도 불순물 영역 8 : 측벽
9 : 산화막 10 : 게이트 전극
11 : 측벽 12 : 층간 절연막
13a : 콘택트 13b : 배선
14, 15 : 레지스트 패턴 16 : 측벽
17 : N형 저농도 불순물 영역 18 : P형 저농도 불순물 영역
19 : N형 고농도 불순물 영역 20 : P형 고농도 불순물 영역
21 : N형 소오스/드레인 영역 22 : P형 소오스/드레인 영역
23, 24 : 채널 영역 25 : 측벽
26, 28, 29 : 산화막 27, 30 : 측벽
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 메사 분리형 트랜지스터를 포함하는 SOI 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
SOI 구조의 반도체 장치에 있어서, 활성 영역인 SOI 층의 측단면에 측벽을 형성하고, SOI 층을 메사 분리하는 구조의 예가 트개소 60-258957호 공보에 개시되어 있다.
제30도는 종래의 반도체 장치의 SOI 구조의 메사 분리형 MOS 트랜지스터의 게이트 길이 방향을 따라 절단한 경위 단면도이고, 특개소 60-258957호 공보에 도시한 구조를 포함한 트랜지스터를 도시한 것이다.
제30도에서 101은 실리콘 기판, 102는 실리콘 기판(101) 표면에 형성된 매립산화막, 103은 매립 산화막(102)상에 형성된 메사 분리형의 SOI 층, 119, 117, 123은 각각 N채널 트랜지스터를 구성하는 SOI 층(103)내에 형성된 N형 고농도 불순물 영역, N형 저농도 불순물 영역, 채널 영역을 나타내며, 121은 N형 소오스/드레인 영역을 나타내고 있다. 채널 영역(123)을 사이에 두고 양측에 형성된 N형 저농도 불순물 영역(117)과, 그에 인접하는 N형 고농도 불순물 영역(119)은 소오스/드레인 영역의 하나를 구성하고 있다. 또한, P채널 트랜지스터를 구성하는 다른 SOI 층(103)내에는 마찬가지로 P형 고농도 불순물 영역(120), P형 저농도 불순물 영역(118), 채널 영역(124)가 형성되어 있고, 부호 122는 P형 소오스/드레인 영역을 나타내고 있다.
또한, 상기 채널 영역상에 게이트 절연막(104b)을 사이에 두고 게이트 전극(110)이 형성되고, 게이트 전극(110)의 측면에 절연 물질로 이루어진 측벽(111)이 부착한 상태로 형성되어 있다. 또한, N형 고농도 불순물 영역(119)내의 측단면으로부터 소정 거리 떨어진 영역에 P형의 고농도 불순물 영역(107)이 형성되고, SOI 층(103)의 측단면에는 산화막(109)이 형성되어 있다. 또한, N형 고농도 불순물 영역(119)에 형성된 산화막(109)의 측면에는 산화막으로 이루어진 측벽(108)이 형성되어 있다. 또한, 112는 절연 물질로 이루어진 층간 절연막을, 113b는 층간 절연막(112)상에 패턴 형성되고 콘택트(113a)를 사이에 두고 소오스/드레인 영역(121, 122)와 접속하는 알루미늄 등으로 이루어진 배선을 나타내고 있다.
또한, 제31도는 제30도에 도시한 반도체 장치를 상방향으로부터 본 도면이다. 이 제31도 중에 도시한 A-A 단면도가 제30도에 해당한다. 이 도면의 C-C 단면도를 제32도에 도시한다.
다음에, 이 제30도 내지 제32도에 도시한 반도체 장치의 제조 방법을 설명한다. 우선, 제33도에 도시한 바와 같이, 실리콘 기판(101)의 표면에 매립 산화막(102)를 형성하고 또한 SOI 층(103)을 형성한다. 다음에, 제34도에 도시한 바와 같이 산화막(104a)를 적층하고, 또한 실리콘 질화막(106)을 적층하며, 제지스트 패턴(114)를 에칭 마스크로서 실리콘 질화막(106)을 에칭한다. 다음에, 제35도에 도시한 바와 같이 P채널 트랜지스터 형성 영역상에 레지스트 패턴(115)를 형성하고, SOI 층(103)에 대해서 붕소 이온을 주입하며, N채널 EXMFOS지스터 형성 영역에 선택적으로 P형 고농도 불순물 영역(107)을 형성한다.
그 후, 제36도에 도시한 바와 같이, 레지스터 패턴(114, 115)을 제거하고, 실리콘 질화막을 전면 적층하며, 이를 에칭함으로써 실리콘 질화막으로 이루어지는 측벽(116)을 실리콘 질화막(106)의 측벽에 부착시켜 형성하고, 이 실리콘 질화막(106), 측벽(116)을 마스크로 하며, 매립 산화막(102)를 에칭 스토퍼로 하여 SOI 층(103)을 이방성 에칭한다.
다음에, 제37도에 도시한 바와 같이 열산화함으로써 SOI 층(103)이 노출한 측단면에 산화막(109)를 형성한다. 그 후, 실리콘 질화막(106), 측벽(116)을 에칭 제거하고, 실리콘 질화막을 소정의 두께로 전면 적층하며, SOI 층(103)을 에칭 마스크로 하여 이방성 에칭을 행함으로써 측벽(108)을 형성한다.
그 후, 게이트 절연막(104b), 게이트 전극(110), 측벽(111), 층간 절연막(112), 콘택트(113a). 알루미늄 등의 배선(113b)를 형성함으로써 제30도 내지 제32도에 도시한 바와 같은 반도체 장치를 형성할 수 있다.
상기와 같이 형성된 반도체 장치에 있어서는, 측벽(108) 형성을 위한 이방성 에칭에서 SOI 층(103)의 표면이 손상을 받는다. 따라서, 종래의 SOI 층의 측단면에 측벽을 형성하는 트랜지스터에서는 에칭 손상을 받은 SOI 층(103)의 표면을 열산화함으로써 형성하는 게이트 절연막(104b)의 신뢰성을 확보하는 것이 어려웠다.
또한, SOI 층(103)의 측단면에 형성된 측벽(108)은 SOI 층(103)의 측단면에만 부착하여 형성되어 있는 구조로 되어 있고, SOI 층(103)의 모서리 상단부 근방의 제32도의 부호 A로 표시한 영역에 형성되는 측벽(108)의 두께가 SOI 층(103)의 모서리 하단부와의 사이에 형성되어 있는 측벽(108)의 두께 보다도 매우 작기 때문에, SOI 층(103)의 모서리 상단부에서는 SOI 층(103)과 게이트 전극(110)과의 거리가 작게 되고, 전계가 집중하여 소오스/드레인간 누설의 원인이 될 수도 있다는 문제가 있었다.
[발명이 이루고자 하는 기술적 과제]
본 발명에 따른 반도체 장치는 절연막상에 형성된 메사 분리형 SOI 층, 내부에 채널 영역 및 소오스/드레인 영역이 형성된 상기 SOI 층의 상면에 게이트 절연막을 사이에 두고 형성된 도전층, 상기 채널 영역의 단부이고 상기 SOI 층, 게이트절연막, 도전층의 측단면에 부착하여 형성된 절연 물질로 이루어진 측벽, 상기 도전 층상에 형성된 게이트 전극을 포함한다.
또한, 본 발명에 따른 반도체 장치는 절연막상에 형성되고 내부에 채널 영역 및 소오스/드레인 영역이 형성된 SOI 층, 상기 채널 영역상에 게이트 절연막을 사이에 두고 형성된 게이트 전극, 상기 SOI 층, 게이트 절연막 및 게이트 전극의 측단면의 일부에 부착하여 형성된 절연 물질로 이루어진 측벽을 포함한다.
또한, 본 발명에 따른 반도체 장치는 상기의 특징에 부가하여, 채널 영역상에 형성된 게이트 전극은 채널 영역 이외의 영역에 형성된 게이트 전극보다도 두껍게 형성되어 있다.
또한, 본 발명에 따른 반도체 장치는 상기의 특징에 부가하여 채널 영역상의 게이트 전극은 복수의 도전층으로 이루어져 있다.
본 발명에 따른 반도체 장치의 제조 방법은 절연막상에 SOI 층, 게이트 절연막, 도전층을 순차, 각각 소정의 두께로 되도록 적층하는 공정, 상기 SOI 층, 게이트 절연막, 도전층을 겹친 각층이 동일 면적으로 되도록 소정의 마스크 패턴을 사용하여 이방성 에칭하는 공정, 적어도 SOI 층, 도전층의 측단면을 산화하는 공정, 상기 마스크 패턴을 제거하는 공정, 상기 절연막상에 절연 물질을 적층하고, 이방성 에칭을 행함으로써 상기 SOI 층, 도전층이 산화된 측단면에 부착하여 측벽을 형성하는 공정, 상기 도전층에 접하여 게이트 전극을 형성하는 공정을 포함하고 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 절연막상에 SOI 층, 게이트 절연막, 도전층, 질화막을 각각 소정의 두께로 되도록 순차 적층하는 공정, 상기 질화막, 도전층의 각층이 동일 면적으로 되도록 소정의 마스크 패턴을 사용하여 이방성 에칭하는 공정, 적어도 상기 SOI 층, 도전층을 선택적으로 산화하는 공정, 적어도 상기 질화막의 측면에 질화막으로 이루어진 제1의 측벽을 형성하는 공정, 상기 질화막 및 상기 제1의 측벽을 에칭 마스크로 하여 상기 게이트 절연막, SOI 층을 이방성에칭하는 공정, 상기 SOI 층의 측단면을 산화하는 공정, 상기 질화막 및 제1의 측벽을 에칭 제거하는 공정, 상기 절연막상에 절연 물질을 적층하고, 이방성 에칭을 행함으로써 상기 SOI 층, 도전층의 측단면에 부착하여 제2의 측벽을 형성하는 공정, 상기 도전층에 접하여 게이트 전극을 형성하는 공정을 포함하고 있다.
게다가, 본 발명에 따른 반도체 장치의 제조 방법은 절연막상에 SOI 층, 게이트 절연막, 제1의 도전층, 질화막, 제2의 도전층을 각각 소정의 두께로 되도록 순차 적층하는 공정, 상기 제1의 도전층, 질화막, 제2의 도전층의 각층이 동일 면적으로 되도록 소정의 마스크 패턴을 사용하여 이방성 에칭하는 공정, 적어도 상기 SOI 층, 제1의 도전층, 제2의 도전층을 선택적으로 산화하는 공정, 적어도 상기 질화막의 측면에 질화막으로 이루어지는 제1의 측벽을 형성하는 공정, 상기 질화막 및 상기 제1의 측벽을 에칭 마스크로 하여 상기 제2의 도전막, 게이트 절연막, SOI 층을 이방성 에칭하는 공정, 상기 SOI 층의 측단면을 산화하는 공정, 상기 질화막 및 제1의 측벽을 에칭 제거하는 공정 , 상기 절연막상에 절연 물질을 적층하고 이방성 에칭을 행함으로써 상기 SOI 층, 제1의 도전층의 측단면에 부착하여 제2의 측벽을 형성하는 공정, 상기 제1의 도전층에 접하여 게이트 전극을 형성하는 공정을 포함하고 있다.
[발명의 구성 및 작용]
[실시예 1]
본 발명의 일실시예에 대해서 도면을 사용하여 설명한다. 제1도에 본 발명에 의한 반도체 장치의 MOS 트랜지스터의 게이트 길이 방향을 따른 단면도를 도시한다.
동 도면에서, 1은 실리콘 기판, 2는 실리콘 기판(1)의 표면에 형성된 매립 산화막, 3은 메사 분리형의 SOI 층을 각각 나타내고 있다. 4는 100Å 정도의 두께의 실리콘 산화막으로 형성되고, SOI 층(3)내의 채널 영역(23, 24)상에 형성된 게이트 절연막, 5는 게이트 절연막(4)상에 형성되고, 게이트 전극의 일부이며 폴리실리콘으로 이루어진 도전층, 7은 N채널 트랜지스터 형성 영역의 SOI 층(3)의 측단면에 형성된 P형 고농도 불순물 영역, 8은 SOI 층(3)의 측단면에 부착하여 형성되고, 도전층(5)상면으로부터 SOI 층(3)의 저면의 높이에 걸쳐 형성되며 실리콘 산화막 등의 절연 물질로 이루어진 측벽, 9는 SOI 층(3)의 측단면을 열처리 하여 형성되는 산화막, 10은 실리콘으로 이루어진 게이트 전극, 11은 게이트 전극(10), 도전층(5)의 측단면에 부착하여 형성된 실리콘 산화막 등의 절연 물질로 이루어진 측벽, 12는 층간 절연막, 13a는 층간 절연막(12)내에 형성된 콘택트이고, SOI 층(3) 또는 게이트 전극(10)과 상층의 알루미늄 등에 의해 형성된 배선(13b)를 전기적으로 접속하는 콘택트를 나타내고 있다.
게다가, 21은 N형 저농도 불순물 영역(17)과 N형 고농도 불순물 영역(19)로 이루어진 LDD 구조의 N형 소오스/드레인 영역을, 22는 P형 저농도 불순물 영역(18)과 P형 고농도 불순물 영역(20)으로 이루어진 LDD 구조의 P형 소오스/드레인 영역을 각각 나타내고 있다.
또한, 제2도는 제1도에 도시한 반도체 장치를 위에서부터 본 도면이고, 제1도는 제도에 도시한 A-A 단면도를 도시한 것이다. 또한, 제2도에 도시한 C-C 단면도를 제3도에 도시한다. 제2도 및 제3도에서, 이미 설명을 위해 사용한 부호화 동일 부호는 동일, 또는 상당 부분을 나타내는 것이다.
이 제1도 내지 제3도에 도시한 반도체 장치에선,S 게이트 전극(10)과 게이튼 절연막(4)와의 사이에 도전막(5)가 형성되어 있는 점과, 측벽(8)이 SOI 층(3)과 동일 높이의 절연막으로서 형성되어 있지 않고 게이트 전극(10) 아래에 형성되어 실효적으로 게이트 전극의 일부로서 작용하는 도전층(5)의 높이로부터 SOI 층(3)의 저면의 높이에 걸쳐 형성되어 있는 점에 특징이 있다.
다음에, 제1도 내지 제3도에 도시한 반도체 장치의 제조 방법을 설명한다.
우선, 제4도에 도시한 바와 같이, 실리콘 기판(1)의 표면에 매립 산화막(2)을 형성하고, 매립 산화막(2)상에 SOI 층(3)을 적층함으로써 SOI 기판을 형성한다. 이 매립 산화막(2)는 실리콘 기판(1) 중에 산소 이온을 주입하고, 열처리에 의해 실리콘 산화막을 형성하는 SIMOX법으로 형성된 것이라도, 웨이퍼 적층법으로 형성된 것이라도 문제가 없고, 어떻게 형성된 SOI 기판이라도 상관 없다. 또한 SOI 층(3)을 형성한 후, N채널 트랜지스터 형성 영역의 채널로 되는 부분에는 P형 불순물을 주입하고, P채널 트랜지스터 형성 영역의 채널로 되는 부분에는 N형 불순물을 주입하여 불순물 조정을 행한다.
다음에, 제5도에 도시한 바와 같이, SOI 층(3)상에 800℃ 정도의 증착 조건에서 산화막으로 이루어진 게이트 절연막(4)을 형성하던가 또는 SOI 층(3)의 표면을 산화함으로써 100Å 정도의 두께의 게이트 절연막(4)을 형성한다. 그 후, 폴리실리콘으로 이루어진 도전층(5)를 200Å의 두께로 적층한다. 또한, 도전층(5)상에 질화막(6)을 1000Å 정도의 두께로 적층하고, 이 질하막(6)상에 질화막(6)을 패턴화하기 위한 마스크로 되는 레지스트 패턴(14)를 사진 제판에 의해 형성한다. 다음에, 레지스트 패턴(14)를 에칭 마스크로 하여 이방성 에칭을 행하고, 질화막(6)을 레지스트 패턴(14)와 마찬가지의 면적의 막으로 한다.
그 후, 제6도에 도시한 바와 같이, P채널 트랜지스터 형성 영역, 결국 제6도에서 우측 반분의 영역을 덮도록 레지스트 패턴(15)를 형성하고, N채널 트랜지스터 형성 영역, 결국 제6도에서는 좌측 반분의 영역에 대해서 붕소 이온을 10∼20keV의 주입 강도로 3∼15 x 1013cm-2의 주입량으로 되도록 불순물 주입을 행하고, SOI 층(3)내 및 도전층(5)내에 선택적으로 P형 고농도 불순물 영역(7)을 형성한다. 이 P형 고농도 불순물 영역(7)은 N채널 트랜지스터의 SOI 층(3)내의 제3도 기호 A로 표시한 부분에서 후공정에서의 열처리 등에 의해 불순물의 흡출이 있고, 불순물 농도가 감소하여 내철의 공핍화가 저전압에서 일어나는 것에 기인하는 소오스/드레인 전극간 누설을 억제하기 위한 것이다.
다음에, 레지스트 패턴(14, 15)를 제거하고, 제7도에 도시한 바와 같이 질화막을 1000Å 정도의 두께로 되도록 적층하고, 도전층(5)를 에칭 스토퍼로 하여 이방성 에칭을 행함으로써 질화막(6)의 측단면에 질화막으로 이루어진 측벽(16)을 형성한다.
그 후, 제8도에 도시한 바와 같이, 질화막(6)과 질화막으로 이루어진 측벽(16)을 에칭 마스크로 하여 이방성 건식 에칭을 행하고, 도전층(5), 게이트 절연막(4), SOI 층(3)을 순차 패턴화한다. 다음에, 패턴 형성한 SOI 층(3) 및 도전층(5)의 측단면을 열산화함으로써 열산화막(9)를 형성하고, SOI 층(3) 및 도전층(5)의 측단면에 이방성 건식 에칭에 의해 생긴 에칭 손상을 해소한다.
그 후, 제9도에 도시한 바와 같이, 질화막(6) 및 측벽(16)을 습식 에칭에 의해 제거하고, 실리콘 산화막을 기판 전면에 1500Å의 두께로 적층하고, 계속하여 이방성 건식 에칭을 행함으로서 도전층(5), 게이트 절연막(4), SOI 층(3)의 각각의 측단면에 실리콘 산화막으로 이루어지는 측벽(8)을 형성한다. 이 때의 이방성 건식 에칭에 의해 도전층(5)의 표면이 어느 정도 제거되어도 도전층(5)가 완전히 제거되지 않고 게이트 절연막(4), SOI 층(3)의 표면에 에칭이 미치지 않으면 좋다. 이미 설명한 바와 같이, SOI 층(3)을 형성한 후의 공정에서 소자 분리의 프로세스 전에 채널로 되는 영역에 대해서 이온 주입하고, 불순물 조정을 행하는 것을 나타내었지만, 소자 분리의 프로세스 후, N 채널 트랜지스터 형성 영역, P 채널 트랜지스터 형성 영역에 형성된 각각의 SOI 층(3)에 대해서 P형, N형의 불순물 이온 주입을 행하고, SOI 층(3)의 채널 영역으로 되는 영역의 불순물 조정을 행하는 것도 가능하다.
그 후, 제10도에 도시한 바와 같이, 폴리실리콘 등의 도전성 물질에 의해 게이트 전극(10)을 패턴 형성하고, 이 게이트 전극(10)과 동일 크기로 도전층(5) 및 게이트 절연막(4)를 형성한다. 게다가, 제11도에 도시한 바와 같이, N채널 트랜지스터 형성 영역에 대해서는 N형 불순물 이온의 주입을 행하고, P채널 트랜지스터 형성 영역에 대해서는 P형 불순물 이온을 주입함으로써 각각 LDD 구조의 소오스/드레인 영역 형성을 위한 N형, P형 저농도 불순물 영역(17,18)을 형성한다. 그 후, 절연물질을 기판 전면에 적층하고, 이방성 에칭을 행함으로써 게이트 전극(10), 도전층(5), 게이트 절연막(4)의 측단면에 실리콘 산화막으로 이루어지는 측벽(11)을 형성한다.
다음에, 제12도에 도시한 바와 같이, N채널 트랜지스터 형성 영역, P채널 트랜지스터 형성 영역에 대해서 각각 N, P 불순물 이온을 주입하고, 이 불순물 농도가 N형, P형 저농도 불순물 영역(17, 18)보다도 크게 되도록 N형, P형 고농도 불순물 영역(19, 20)을 형성한다. 이에 의해 LDD 구조의 N형 소오스/드레인 영역(21) 및 P형 소오스/드레인 영역(22)를 각각 형성할 수 있다. 또한, 소오스/드레인 영역 사이에 끼어 있는 영역이 각각 N 채널 트랜지스터, P 채널 트랜지스터의 채널 영역(23, 24)로 된다.
그 후, 기판 전면에 증간 절연막(12)를 적층하고, 각각의 소오스/드레인 영역, 게이트 전극 등의 활성 영역에 대해서 개구부를 형성하고, 개구부에 도전성 물질을 매설함으로써 콘택트(13a)를 형성하고, 이 콘택트(13a)에 접하도록 배선(13b)을 형성함으로써 제1도 내지 제3도에 도시하는 반도체 장치를 얻을 수 있다.
이와 같이 형성된 반도체 장치에서는, SOI 층(3)의 측단면의 패턴화까지에서 그 상층에 게이트 절연막(4) 및 도전층(5)를 형성하고 있기 때문에, SOI 층(3)의 표면에 에칭 공정이 없고, SOI 층(3)의 표면에는 에칭 손상이 존재하지 않는다. 또한, 게이트 절연막(4)는 증착에 의한 산화막, 또는 열산화에 의한 산화막으로 구성됨으로써 종래와 같이 에칭 손상을 받은 SOI 층의 표면을 열산화함으로써 형성한 게이트 절연층과 비교하면 본 발명의 반도체 장치에서는 보다 신뢰성이 높은 게이트 절연막(4)을 형성할 수 있고, 안정한 특성의 트랜지스터를 얻는 것이 가능하게 된다.
게다가, 제3도의 기호 A로 표시한 영역의 SOI 층(3)의 상단부에서 종래에는 게이트 전극(10)과의 거리가 작기 때문에 전계 집중이 일어나 소오스/드레인 전극간 누설이 생긴다는 문제가 있었지만, SOI 층(3)의 상층에 도전층(5)를 형성하고 이 도전층(5)를 실효적으로 게이트 전극의 일부로서 작용하는 구성으로 하여 측벽(8)을 SOI 층(3)의 상면의 높이 보다도 높게 형성하고, SOI 층(3)의 상단부와 게이트 전극(10)과의 사이의 거리를 균등하게 유지하는 구조로 하였기 때문에, 전계 집중을 억제하고 소오스/드레인 전극간 누설을 억제할 수 있으며, 트랜지스터 특성의 안정화가 가능하게 된다.
또한, 본 실시예에 나타낸 제조 방법 뿐만 아니라 성막 방법, 사용하는 막의 종류 등의 변경이 있어도 동일한 효과를 얻을 수 있는 것이면 된다.
[실시예 2]
다음에 본 발명의 제2 실시예에 대해서 설명한다. 제13도 내지 제15도는 본 발명의 실시예에 의한 반도체 장치를 도시한 것이다. 도면에서 이미 설명을 위하여 사용한 부호와 동일 부호는 동일, 또는 상당 부분을 나타내는 것이다. 이 제2 실시예와 이미 설명한 제1 실시예와 다른 것은 SOI 층(3)의 측단면에 형성하는 측벽(25)의 형상이다. 또한, 제13도는 발명에 따른 메사 분리형의 SOI 구조의 트랜지스터의 게이트 길이 방향을 따라 절단한 경우의 단면도이고, 제14도는 트랜지스터를 상방으로부터 본 도면이며, 이 제14도에 도시한 A-A의 단면도가 제13도이다. 또한, 제14의 게이트 길이 방향에 대해서 수직으로 교차하는 위치에서의 단면도, 결국 C-C의 단면도를 제15도에서 나타낸다.
다음에, 이 제13도 내지 제15도에 도시한 반도체 장치의 제조 방법에 대해서 설명한다.
우선, 제1실시예의 제4도에 도시한 경우와 마찬가지로 실리콘 기판(1)내에 매립 산화막(2)을 형성하고, 그 상층에 SOI 층(3)을 형성한다. SOI 층(3)을 형성한 후, N채널 트랜지스터 형성 영역의 채널로 되는 부분에는 P형 불순물을 주입하고, P채널 트랜지스터 형성 영역의 채널로 되는 부분에는 N형 불순물을 주입한다.
다음에, 제16도에 도시하는 바와 같이, SOI 층(3)상에 800℃ 정도의 증착 조건에서 증착 산화막(4)을, 또는 800℃ 정도의 온도에서 열산화에 의해 산화막(4)을 100Å 정도의 두께로 증착한다. 게다가, 폴리실리콘으로 이루어지는 도전층(5)를 200Å 정도의 두께로 증착한다. 게다가, 질화막(6)을 700℃ 정도의 온도에서 1000Å의 두게로 증착하고, 활성 영역으로 되는 영역상에 레지스트 패턴(14)를 사진 제판 등에 의해 형성한다. 그 후, 레지스트 패턴(14)를 에칭 마스크로 하여 이방성 에칭을 행하고, 순차 질화막(6), 도전층(5)를 패턴화한다.
다음에, 제17도에 도시한 바와 같이, N채널 트랜지스터 형성 영역 이외의 영역에 레지스트 패턴(15)를 형성하고, 레지스트 패턴(14, 15)를 마스크로 하여 붕소 이온을 10∼20keV의 주입 강도로 3∼15 x 1013cm-2의 주입량이 되도록 주입하여 SOI 층(3)내에 선택적으로 P형 고농도 불순형 영역(7)을 형성한다. 이 실시예의 경우는 도전층(5)를 질화막(6)과 마찬가지로 이방성 에칭에 의해 패턴화하고 있기 때문에, 도전층(5)내에 P형 고농도 불순물 영역(7)이 존재하지 않는 구조로 된다.
그 후, 제18도에 도시하는 바와 같이, 레지스트 패턴(15)를 제거하고, 800℃ 정도의 온도로 산화를 행하고 SOI 층(3) 및 도전층(5)에 대해 산화를 행하는 산화막(26)을 형성하고, 계속하여 질화막을 1000Å 정도의 두께로 적층하며, 이방성 에칭을 행함으로서 자기 정합적으로 질화막(6)의 측단면에만 질화막의 측벽(27)을 형성한다.
다음에, 제19도에 도시하는 바와 같이, 질화막(6)과 질화막으로 이루어지는 측벽(27)을 에칭 마스크로 하여 이방성 에칭을 행하고, 게이트 절연막(4) 및 SOI 층(3)을 패턴화한다.
게다가, 제20도에 도시하는 바와 같이, 질화막(6)과 질화막으로 이루어지는 측벽(27)을 습식 에칭에 의해 제거하고, 산화를 행하여 SOI 층(3)의 측단면에 300Å 정도의 두께의 산화막(9)를 형성한다. 그 후, 산화막을 1500Å 정도의 두께로 증착하고, 계속하여 이방성 산화막 에칭에 의해 도전층(5)가 표출할 때까지 에칭 처리를 행하여 SOI 층(3)의 측단면에 산화막으로 이루어지는 측벽(8)을 형성한다.
그 후, 제1 실시예와 마찬가지로 소오스/드레인 영역(21, 22), 게이트 전극(10), 콘택트(13a), 배선(13b)의 형성을 행함으로써 제13도 내지 제15도에 도시한 반도체 장치를 얻는 것이 가능하게 된다. 또한, SOI 층(3)내에 형성하는 채널 영역(23, 24)의 형성은 게이트 전극(10) 형성 전에 이온 주입에 의해 행하는 것이 가능한다.
이와 같이 형성된 반도체 장치에서는, 제15도의 기호 B로 표시한 영역, SOI 층(3)의 모서리 상단부에서 게이트 전극(10)과 SOI 층(3)과의 사이에 절연막(25)이 형성되어 있고, 이 절연막(25)가 게이트 전극(10)과 SOI 층(3)을 절연하기에 충분한 두께를 가지고 있고, 전계 집중에 의한 소오스/드레인 전극간 누설도 억제하는 것이 가능하다.
또한, SOI 층(3)의 표면에 에칭 손상을 주지 않기 때문에, SOI 층(3)의 표면을 산화함으로서 형성하는 게이트 절연막(4)의 신뢰성이 높고, 안정한 특성의 반도체 장치를 얻는 것이 가능하다. 또한, 게이트 절연막(4)를 증착에 의해 형성하는 경우에도 SOI 층(3)의 표면이 에칭 손상을 받지 않기 때문에, 안정한 특성의 반도체 장치를 얻는 것이 가능한다.
[실시예 3]
다음에, 본 발명의 제3 실시예에 대해서 설명한다. 본 실시예에 의해 최종적으로 얻어지는 반도체 장치의 구조는 제2 실시예에서 제13도 내지 제15도에 도시한 것과 마찬가지이다. 또한, 이 제3 실시예의 설명을 위해 사용하는 도면에서 이미 설명에 이용한 부호와 동일 부호는 동일, 또는 상당 부분을 나타내는 것이다.
우선, 제1 실시예의 제4도와 마찬가지로 실리콘 기판(1)내에 매립 산화막(2)를 형성하고, 또한 상층에 SOI 층(3)을 형성한다. 다음에 SOI 층(3)내의 N채널 트랜지스터 형성 영역의 채널로 되는 부분에는 P형 불순물을 주입하고, P채널 트랜지스터 형성 영역의 채널로 되는 부분에는 N형 불순물을 주입하여 불순물 조정을 행한다. 그 후, 제21도에 도시한 바와 같이, 제1 및 제2 실시예와 마찬가지로 게이트 절연막(4)를 형성하고, 또한 도전층(5), 질화막(6), 도전층(5b)를 순차 전면 적층한다. 이 때의 도전층(5a), 질화막(6)의 두께는 이미 설명한 실시예와 같으며, 도전막(5b)은 도전막(5a)와 같고, 폴리실리콘 등의 도전성 물질에 의해 200Å 정도의 두게로 형성한다. 또한, 활성 영역으로 되는 영역상에 레지스트 패턴(14)를 형성하고, 이를 에칭 마스크로 하여 이방성 에칭을 행하고 도전층(5b), 질화막(6), 도전층(5)을 순차 에칭한다.
그 후, 제22도에 도시한 바와 같이, N채널 트랜지스터 형성 영역 이외의 영역에 대해서 레지스트 패턴(15)을 사진 제판에 의해 형성한다. 다음에, 레지스트 패턴(14, 15)를 마스크로 하여 붕소 이온을 10∼20keV의 주입 강도로 3∼15 x 1013cm-2의 주입량이 되도록 불순물 주입을 행하고, SOI 층(3)내에 선택적으로 P형 고농도 불순형 영역(7)을 형성한다. 이 실시예의 경우는 도전층(5)를 질화막(6)과 마찬가지로 이방성 에칭에 의해 패턴화하고 있기 때문에, 도전층(5)내에 P형 고농도 불순물 영역(7)이 존재하지 않는 구조로 된다.
그 후, 제23도에 도시한 바와 같이, 레지스트 패턴(14, 15)을 제거하고, 열산화를 행하여 도전층(5)의 표출부분을 산화막(28)로 변화시켜 도전층(5b)를 산화막(29)로 변화시킨다. 도한, 동시에 SOI 층(3)의 일부가 산화하여 게이트 절연막(4)가 두꺼운 산화막(28)로 변화한다.
그 후, 제24도에 도시한 바와 같이 질화막을 1000Å의 두께로 되도록 증착을 행하고, 그 후 이방성 건식 에칭을 행함으로써 질화막(6)의 측단면에 부착한 상태의 측벽(30)을 형성한다.
게다가, 제25도에 도시한 바와 같이, 질화막(6) 및 질화막으로 이루어진 측벽(30)을 에칭 마스크로 하여 이방성 건식 에칭을 행하고, 산화막(28), SOI 층(3)을 순차 마스크와 같은 크기로 형성하고, 동시에 산화막(29)에 대해서도 제거를 행한다. 게다가, 제2 실시예와 같이 SOI 층(3)의 측단면에 생긴 에칭 손상을 해소하기 위해 SOI 층(3)의 측벽을 열산화하여 산화막(9)를 형성한다.
그 후, 제26도에 도시한 바와 같이 질화막(6) 및 측벽(30)을 습식 에칭에 의해 제거하고, 산화막을 1500Å의 두께로 증착하여 SOI 층(3)의 측벽에 부착한 상태의 측벽(8)을 형성한다.
이미 설명한 바와 같이, SOI 층(3)의 형성 후, 소자 분리의 프로세스 전에 채널의 불순물 조정을 행한다고 기술하였지만, 소자 분리 프로세스 공정후에 채널의 불순물 조정을 행하는 것도 가능하다. 다음에, 폴리실리콘을 장치 전면에 2000Å의 두께로 되도록 적층하고, 패턴화를 행하여 게이트 전극(10)을 형성한다. 그 후, 제2 실시예에 도시한 경우와 같이 소오스/드레인 영역(21, 22), 측벽(11), 콘택트(13a), 배선(13b) 등을 순차 형성하고, 제13도 내지 제15도에 도시한 반도체 장치와 마찬가지의 장치를 형성하는 것이 가능하게 된다.
상기와 같은 제조 방법으로 제조를 행한 반도체 장치에서는 제조 과정의 제21도에 도시한 바와 같이 질화막(6)상에 도전층(5b)를 형성함으로써 질화막으로 이루어진 측벽(30)을 형성할 때, 질화막(6)이 손상을 받는 것을 억제하고, 게다가, SOI 층(3)의 이방성 에칭시에 질화막(6)이 전혀 손상을 받지 않게 되기 때문에 에칭 마스크가 정확한 크기로 형성될 수 있으며, 정밀도가 양호한 에칭을 가능하게 한다.
또한, 이 제3 실시예에 의해 형성되는 반도체 장치의 완성 구조도가 제2 실시예와 전혀 똑같기 때문에 그 외의 효과로서 제2 실시예와 같은 효과를 갖지만, 그 설명에 대해서는 생략한다.
[실시예 4]
다음에, 제4 실시예에 대해서 설명한다. 이 제4 실시예에 의한 반도체 장치의 제조 방법은 SOI 층(3)의 상단부에 생기는 소오스/드레인 전극간 누설을 억제하기 위해 N채널 트랜지스터 형성 영역의 SOI 층(3)에 형성하는 P형 고농도 불순물 영역(7)을 질화막(6) 형성 후에 회전 주입에 의해 행한다는 특징이 있고, 최종적으로 얻는 장치의 구조는 제1 실시예의 제1도 내지 제3도에 도시한 것과 같다.
본 실시예에 따른 반도체 장치의 제조 방법은 우선 제1 실시예의 제4도에 도시한 바와 같이 실리콘 기판(1)상에 매립 산화막(2), SOI 층(3)을 순차 형성한다. 게다가, 제27도에 도시한 바와 같이 SOI 층(3)상에 100Å의 두께의 게이트 절연막(4), 200Å의 두께의 도전층(5), 2000Å의 두께의 질화막(6)을 순차 소정의 두께로 적층하고, 또한 제지스트 패턴(14)를 사진 제판에 의해 소정의 형상으로 형성하며, 이 레지스트 패턴(14)를 에칭 마스크로 하여 질화막(6), 도전층(5), 게이트 절연막(4), SOI 층(3)에 대해서 이방성 에칭을 행한다.
그 후, 레지스트 패턴(14)를 제거하고, N채널 트랜지스터 형성 영역만을 노출시킨 상태로 레지스트 패턴(15)를 형성하고, 다음에 제28도에 도시한 바와 같이 붕소 이온을 30∼40 keV의 주입 강도로 3∼15 x 1013cm-2의 주입량이 되도록 불순물 주입을 행하며, N채널 트랜지스터 형성 영역의 SOI 층(3)의 측단면에 소오스/드레인 전극간 누설 억제를 위한 P형 고농도 불순물 영역(7)을 형성한다. 이와 같이 P형 고농도 불순물 영역(7)을 형성함으로써 제1 실시예 내지 제3 실시예와 같이 실리콘 기판(1)의 일 주면에 대해서 수직으로 붕소 이온 주입을 행하여 P형 고농도 불순물 영역을 형성하고, SOI 층(3)의 측단면에 접하는 P형 고농도 불순물 영역을 소정 간격 남기고 다른 것을 에칭 제거하는 경우보다도 적은 공정으로 같은 구조를 얻는 것이 가능하다.
그 후, 레지스트 패턴(15)를 제거하고 열산화를 행함으로서 SOI 층(3)의 측단면의 에칭 손상이 생긴 부분을 산화막(9)으로 변화하고, 결함으로부터의 전류 누설을 억제한다. 이 SOI 층(3)의 측단면 산화는 P형 고농도 불순물 영역(7)의 형성전에 행해도 문제가 없다.
그 후, 질화막(6)을 제거하고, 질화막을 1500Å의 두께로 적층하고, 다음에 이방성 에칭을 행함으로써 제29도에 도시한 바와 같이 측벽(8)을 형성한다. 그 후는 제1 실시예에서 설명한 바와 같이 처리를 행하고, 제1도 내지 제3도에 도시한 반도체 장치와 같은 구조를 갖는 장치를 형성한다.
제4 실시예에 도시한 제조 방법에서는 N채널 트랜지스트 형성 영역의 SOI 층(3)내의 P형 고농도 불순물 영역(7)을 부분적으로 남긴 상태로 패턴화할 때에 에칭 마스크로 되는 질화막(6)에 질화막으로 이루어지는 측벽을 부착시켜 형성할 필요가 없기 때문에, 적은 공정수로 제1 실시예에 도시한 장치와 같은 장치를 얻는 것이 가능하다.

Claims (6)

  1. 반도체 장치에 있어서, 절연막 상에 형성되고 그 내부에 채널 영역 및 소오스/드레인 영역이 형성된 메사 분리형 실리콘층[이하, SOI(Silicon On Insulator)층이라 함]; 상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 도전층; 상기 SOI층의 주위 측면에 피착되어 상기 SOI층의 상면보다 높은 위치까지 형성된 측벽; 및 상기 도전층 상에 형성되어 상기 측벽 위까지 연장하도록 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 측벽은, 상기 채널 영역이 상기 SOI층의 주위 측면에 나타나는 부분에서는 상기 SOI층의 주위 측면으로부터 연장하여 상기 게이트 절연막의 상면보다 높은 위치까지 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 측벽은, 상기 채널 영역이 상기 SOI층의 주위 측면에 나타나는 부분에서는 상기 SOI층의 주위 측면으로부터 연장하여 상기 게이트 절연막의 측면과 상기 도전층의 상면의 높이와 같은 위치까지 형성된 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 제1 절연막 상에 형성되고 그 내부에 채널 영역 및 소오스/드레인 영역이 형성된 메사 분리형 실리콘층; 상기 메사 분리형 실리콘층 상에 형성된 게이트 절연막; 상기 제1 절연막 상에 형성된 제1부분 및 상기 게이트 절연막 위에 형성된 제2부분을 갖는 게이트 전극; 및 적어도 상기 게이트 절연막 및 상기 메사 분리형 실리콘층 각각의 측면 상에 형성된 절연 물질로 이루어진 연속 측벽을 포함하며, 상기 연속 측벽은 상기 메사 분리형 실리콘층의 상기 채널 영역의 단부에서 상기 메사 분리형 실리콘층의 측면부 상에 형성되고, 상기 메사 분리형 실리콘층의 저면으로부터 상기 게이트 전극의 상기 제2부분의 저면까지 연장하여 형성된 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치에 있어서, 제1 절연막 상에 형성되고 그 내부에 채널 영역 및 소오스/드레인 영역이 형성된 메사 분리형 실리콘층; 상기 메사 분리형 실리콘층 상에 형성된 게이트 절연막; 상기 제1 절연막 상에 형성된 제1부분 및 상기 게이트 절연막 위에 형성된 제2부분을 갖는 게이트 전극; 및 상기 게이트 절연막 및 상기 메사 분리형 실리콘층 각각의 측면 상에 형성된 절연 물질로 이루어진 연속 측벽을 포함하며, 상기 연속 측벽은 상기 메사 분리형 실리콘층의 상기 채널 영역의 단부에서 상기 측면부 상에 형성되고, 상기 메사 분리형 실리콘층의 저면으로부터 상기 게이트 절연막의 상면보다 높은 위치까지 연장하여 형성된 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서, 제1 절연막 상에 형성되고 그 내부에 채널 영역 및 소오스/드레인 영역이 형성된 메사 분리형 실리콘층; 상기 메사 분리형 실리콘층 상에 형성된 게이트 절연막; 상기 제1 절연막 상에 형성된 제1부분 및 상기 게이트 절연막 위에 형성된 제2부분을 갖는 게이트 전극; 및 상기 게이트 절연막 및 상기 메사 분리형 실리콘층 각각의 측면 상에 형성된 절연 물질로 이루어진 연속 측벽을 포함하며, 상기 연속 측벽은 상기 채널 영역의 단부에 인접한 상기 메사 분리형 실리콘층의 측면부 상에 형성되고, 상기 메사 분리형 실리콘층의 저면으로부터 상기 메사 분리형 실리콘층의 상면보다 높은 위치까지 연장하여 형성된 것을 특징으로 하는 반도체 장치.
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