JPS61208271A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS61208271A JPS61208271A JP5004685A JP5004685A JPS61208271A JP S61208271 A JPS61208271 A JP S61208271A JP 5004685 A JP5004685 A JP 5004685A JP 5004685 A JP5004685 A JP 5004685A JP S61208271 A JPS61208271 A JP S61208271A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高耐圧構造のＭＩＳ型半導体装置の製造方法
に関する。
に関する。
従来の技術
一般に、ＭＩＳ型電界効果半導体装置において高耐圧化
を図るために、ソース・ドレイン領域に低濃度拡散層を
設け、かつ、ゲート酸化膜を厚くする方法が採られてい
る。第３図に従来の方法によって形成された高耐圧構造
の半導体装置の断面図を示す。図のようにゲート酸化膜
を薄い酸化膜４の主部と両端の厚い酸化膜３の部分とで
形成することにより、ドレイン近傍における電界の集中
を緩和しており、また、ソース・ドレイン領域も主部６
１．６２に連結され、ゲート電極５下に延びた低濃度拡
散層２１．２２を設けることによって空乏層にかかる電
界も緩和される構造となっている。
を図るために、ソース・ドレイン領域に低濃度拡散層を
設け、かつ、ゲート酸化膜を厚くする方法が採られてい
る。第３図に従来の方法によって形成された高耐圧構造
の半導体装置の断面図を示す。図のようにゲート酸化膜
を薄い酸化膜４の主部と両端の厚い酸化膜３の部分とで
形成することにより、ドレイン近傍における電界の集中
を緩和しており、また、ソース・ドレイン領域も主部６
１．６２に連結され、ゲート電極５下に延びた低濃度拡
散層２１．２２を設けることによって空乏層にかかる電
界も緩和される構造となっている。
発明が解決しようとする問題点
しかし上述の従来例では、ゲート酸化膜の両端部分が厚
いため、ソース・ドレイン領域の主部に電極配線を結合
するだめのコンタクトホールが深くなり、電−極配線材
料であるアルミニウムの断線やコンタクト不良の原因と
なっていた。
いため、ソース・ドレイン領域の主部に電極配線を結合
するだめのコンタクトホールが深くなり、電−極配線材
料であるアルミニウムの断線やコンタクト不良の原因と
なっていた。
本発明は上記欠点を除くため高耐圧構造を保ちつつ、電
極配線の断線やコンタクト不良を低減し信頼性の向上を
図ることのできるＭＩＳ型半導体装置の製造方法を提供
するものである。
極配線の断線やコンタクト不良を低減し信頼性の向上を
図ることのできるＭＩＳ型半導体装置の製造方法を提供
するものである。
問題点を解決するための手段
本発明の方法は、第１の導電型を有する半導体基板を選
択的にエツチングし凹部を形成した後、前記凹部へ選択
的に第２の導電型の不純物をイオン注入法により注入し
、次いで、前記半導体基板を熱酸化処理してゲート酸化
膜を形成する工程をそなえたＭＩＳ型半導体装置の製造
方法である。
択的にエツチングし凹部を形成した後、前記凹部へ選択
的に第２の導電型の不純物をイオン注入法により注入し
、次いで、前記半導体基板を熱酸化処理してゲート酸化
膜を形成する工程をそなえたＭＩＳ型半導体装置の製造
方法である。
作用
上記の方法によれば、適切な注入不純物種及び注入条件
を選択すれば熱酸化によって、第２の導電型の不純物を
注入した部分は酸化膜成長速度が注入を行なっていない
部分よりも速くなるので、凹部には厚い酸化膜が形成さ
れ、かつ、低濃度拡散領域も同時に形成できるため、高
耐圧構造となる。さらに、厚い酸化膜は一部基板内に埋
め込まれた形になっているので、同酸化膜表面は、薄い
酸化膜主部と同じ平面にすることができるため、コンタ
クトホールが従来より浅くなり、電極配線材料例えばア
ルミニウムの断線やコンタクト不良を低減できる。
を選択すれば熱酸化によって、第２の導電型の不純物を
注入した部分は酸化膜成長速度が注入を行なっていない
部分よりも速くなるので、凹部には厚い酸化膜が形成さ
れ、かつ、低濃度拡散領域も同時に形成できるため、高
耐圧構造となる。さらに、厚い酸化膜は一部基板内に埋
め込まれた形になっているので、同酸化膜表面は、薄い
酸化膜主部と同じ平面にすることができるため、コンタ
クトホールが従来より浅くなり、電極配線材料例えばア
ルミニウムの断線やコンタクト不良を低減できる。
実施例
次に本発明による半導体装置の製造方法を図面を用いて
説明する。第１図に本発明の一実施例に係る半導体装置
の模式断面図を示す。図中ゲート酸化膜３が、チャネル
の両端で厚くなっており、かつ厚いゲート酸化膜３の一
部は基板内へ埋め込まれた形になっているため、ゲート
酸化膜の表面はほぼ平坦になる。よってコンタクトホー
ル８の深さを従来より浅くすることができる。
説明する。第１図に本発明の一実施例に係る半導体装置
の模式断面図を示す。図中ゲート酸化膜３が、チャネル
の両端で厚くなっており、かつ厚いゲート酸化膜３の一
部は基板内へ埋め込まれた形になっているため、ゲート
酸化膜の表面はほぼ平坦になる。よってコンタクトホー
ル８の深さを従来より浅くすることができる。
第２図は、本発明による半導体装置の製造方法を説明す
るための図である。
るための図である。
まず第２図ａに示すように、フォトレジストマスク９を
用いて、Ｐ型シリコン基板１をウェットエツチング法に
より約１ｏＯｏＸ選択的にエツチングし、凹部を形成す
る。次に同一フォトレジストマスク９にてヒ素イオン１
１を例えば加速エネルギー４ Ｑ ｘｅｖ、注入量３×
１０ Ｇ 注入して、注入領域２′を形成する。
用いて、Ｐ型シリコン基板１をウェットエツチング法に
より約１ｏＯｏＸ選択的にエツチングし、凹部を形成す
る。次に同一フォトレジストマスク９にてヒ素イオン１
１を例えば加速エネルギー４ Ｑ ｘｅｖ、注入量３×
１０ Ｇ 注入して、注入領域２′を形成する。
次に、第２図すのように、フォトレジスト９を除去し、
基板全面を、例えば水蒸気雰囲気中、１波力℃で酸化し
、ヒ素イオンの注入されていない領域に８００１の薄い
ゲート酸化膜４を成長させ、一方、ヒ素イオンの注入さ
れた領域は、基板内に拡散領域２を形成すると共に、表
面に約３０００にの厚いゲート酸化膜３を成長させる。
基板全面を、例えば水蒸気雰囲気中、１波力℃で酸化し
、ヒ素イオンの注入されていない領域に８００１の薄い
ゲート酸化膜４を成長させ、一方、ヒ素イオンの注入さ
れた領域は、基板内に拡散領域２を形成すると共に、表
面に約３０００にの厚いゲート酸化膜３を成長させる。
この結果、厚いゲート酸化膜３と薄いゲート酸化膜４の
表面はほぼ平坦になる。ここで、注入条件や酸化条件に
よって平坦の度合いを制御し、厚いゲート酸化膜３が基
板内に一部埋め込まれて、薄いゲート酸化膜４面上より
突出しないようにすることである。
表面はほぼ平坦になる。ここで、注入条件や酸化条件に
よって平坦の度合いを制御し、厚いゲート酸化膜３が基
板内に一部埋め込まれて、薄いゲート酸化膜４面上より
突出しないようにすることである。
次に、第３図Ｃのようにポリシリコンを既知のｃｖｎ法
にて４００ＯＮ成長させ、ゲート電極６のパターニング
を行なう。つづいて、セルファラインにて高濃度のリン
（例えば加速エネルギーｓ ｏ ｘｅｖ、注入量４Ｘ１
０ ａｔｔ ）を注入し、ソース及びドレイン拡散
層６１．６２を形成する。
にて４００ＯＮ成長させ、ゲート電極６のパターニング
を行なう。つづいて、セルファラインにて高濃度のリン
（例えば加速エネルギーｓ ｏ ｘｅｖ、注入量４Ｘ１
０ ａｔｔ ）を注入し、ソース及びドレイン拡散
層６１．６２を形成する。
（第３図Ｃ）その後は、既知の技術にて層間絶縁膜の形
成及びコンタクト窓開けを行なうことにより、第１図に
示す半導体装置を形成することができる。
成及びコンタクト窓開けを行なうことにより、第１図に
示す半導体装置を形成することができる。
上記の方法にて形成された半導体装置は、ゲート酸化膜
が両端で厚くなっていることにより、４゜７以上の耐圧
を有し、さらに、コンタクトホールを浅くできるため、
電極配線材料（例えばアルミニウム）の断線やコンタク
ト不良を低減でき、信頼性の向上を図ることができる。
が両端で厚くなっていることにより、４゜７以上の耐圧
を有し、さらに、コンタクトホールを浅くできるため、
電極配線材料（例えばアルミニウム）の断線やコンタク
ト不良を低減でき、信頼性の向上を図ることができる。
なお、ゲート酸化は水蒸気雰囲気中の場合を示したが、
酸素雰囲気等地の方法でもよい。大切なのは、低濃度の
不純物を導入した部分が、導入していない部分よりも、
酸化速度が速いことである。
酸素雰囲気等地の方法でもよい。大切なのは、低濃度の
不純物を導入した部分が、導入していない部分よりも、
酸化速度が速いことである。
発明の効果
以上、本発明の方法によると、高耐圧構造を有しつつ厚
いゲート酸化膜の一部を基板内へ埋込込んだことにより
、ゲート酸化膜の表面を平坦化し、コンタクトホールな
浅くすることができ、電極配線材料の断線やコンタクト
不良を低減することができる。
いゲート酸化膜の一部を基板内へ埋込込んだことにより
、ゲート酸化膜の表面を平坦化し、コンタクトホールな
浅くすることができ、電極配線材料の断線やコンタクト
不良を低減することができる。
第１図は、本発明による素子の断面図、第２図は、従来
例を説明するための図、第３図は、本発明の製造方法を
説明するための製造過程における断面形状を示す図であ
る。 １・・・・・・シリコン基板、２・・・・・・第１の拡
散層、２Ｉ・・・・・・低濃度注入層、３・・・・・・
厚いゲート酸化膜、４・・・・・・薄いゲート酸化膜、
６・・・・・・ポリシリコンゲー）、６１．６２・・・
・・・ソース及びドレイン拡散層、７・・・・・・層間
絶縁層、８・・・・・・コンタクトホール、９・・・・
・・フォトレジスト、１０・・・・・・シリコン基板の
エツチングによる凹部、１１・・・・・化素イオン。 代理人の氏名 弁理士 中 尾 敏 男 ばか１名＋＝
−シリコ〉基板 ７−−−楓廼」↓に月莢。 ３−−−コンθり１Ｊ、−ノＬ ｒ；、（−−−シース林１改層 ６２−〜Ｆしイン ＩＪ
例を説明するための図、第３図は、本発明の製造方法を
説明するための製造過程における断面形状を示す図であ
る。 １・・・・・・シリコン基板、２・・・・・・第１の拡
散層、２Ｉ・・・・・・低濃度注入層、３・・・・・・
厚いゲート酸化膜、４・・・・・・薄いゲート酸化膜、
６・・・・・・ポリシリコンゲー）、６１．６２・・・
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絶縁層、８・・・・・・コンタクトホール、９・・・・
・・フォトレジスト、１０・・・・・・シリコン基板の
エツチングによる凹部、１１・・・・・化素イオン。 代理人の氏名 弁理士 中 尾 敏 男 ばか１名＋＝
−シリコ〉基板 ７−−−楓廼」↓に月莢。 ３−−−コンθり１Ｊ、−ノＬ ｒ；、（−−−シース林１改層 ６２−〜Ｆしイン ＩＪ
Claims (3)
- （１）第１の導電型を有する半導体基板を選択的にエッ
チングして、同基板上に凹部を形成する工程と、前記凹
部に第２の導電型の不純物を導入する工程と、前記基板
を熱酸化処理することにより同基板表面部にゲート酸化
膜を形成する工程とを具備するＭＩＳ型半導体装置の製
造方法。 - （２）ゲート酸化膜が基板凹部不純物領域面上で厚く、
他の基板面上で薄く形成される特許請求の範囲第１項記
載のＭＩＳ型半導体装置の製造方法。 - （３）基板凹部不純物領域形成工程がゲート下の低濃度
電極領域の形成工程でなる特許請求の範囲第１項記載の
ＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004685A JPS61208271A (ja) | 1985-03-13 | 1985-03-13 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004685A JPS61208271A (ja) | 1985-03-13 | 1985-03-13 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208271A true JPS61208271A (ja) | 1986-09-16 |
Family
ID=12848048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004685A Pending JPS61208271A (ja) | 1985-03-13 | 1985-03-13 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208271A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418264A (en) * | 1987-07-13 | 1989-01-23 | Nec Corp | Metal insulator semiconductor transistor and manufacture thereof |
| JP2006245317A (ja) * | 2005-03-03 | 2006-09-14 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2007005539A (ja) * | 2005-06-23 | 2007-01-11 | Seiko Epson Corp | 半導体装置 |
| JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
-
1985
- 1985-03-13 JP JP5004685A patent/JPS61208271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418264A (en) * | 1987-07-13 | 1989-01-23 | Nec Corp | Metal insulator semiconductor transistor and manufacture thereof |
| JP2006245317A (ja) * | 2005-03-03 | 2006-09-14 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2007005539A (ja) * | 2005-06-23 | 2007-01-11 | Seiko Epson Corp | 半導体装置 |
| JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
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