JPH02156642A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
- Publication number
- JPH02156642A JPH02156642A JP31232288A JP31232288A JPH02156642A JP H02156642 A JPH02156642 A JP H02156642A JP 31232288 A JP31232288 A JP 31232288A JP 31232288 A JP31232288 A JP 31232288A JP H02156642 A JPH02156642 A JP H02156642A
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- JP
- Japan
- Prior art keywords
- diffusion layer
- concentration impurity
- gate
- oxide film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 20
- 239000010703 silicon Substances 0.000 abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 19
- 238000000034 method Methods 0.000 abstract description 12
- 238000005468 ion implantation Methods 0.000 abstract description 3
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- 230000003647 oxidation Effects 0.000 abstract description 2
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- YPHMISFOHDHNIV-FSZOTQKASA-N cycloheximide Chemical compound C1[C@@H](C)C[C@H](C)C(=O)[C@@H]1[C@H](O)CC1CC(=O)NC(=O)C1 YPHMISFOHDHNIV-FSZOTQKASA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＳ型トランジスタ、特に高耐圧トランジ
スタの構造に関するものである。
スタの構造に関するものである。
従来の技術
ＭＯＳ型トランジスタのドレイン耐圧を上げるための方
策としては、サイドウオールを用いたＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のトランジスタ
が現在広く用いられている。第２図（ａ）に、従来例の
断面構造を示す。この従来例は、ポリシリコン・ゲート
電極７をセルファラインマスクにし、低濃度不純物拡散
層４を形成し、その後に２５００〜３０００Ａのサイド
ウオール９を形成し、高濃度不純物拡散層３を形成する
ことにより、ドレインコーナーでの不純物濃度を下げ、
耐圧を向上させるものである。この構造では、低濃度注
入のドレイン領域形成のためのサイドウオール形成が要
点であるが、このサイドウオール形成は、ＣＶＤ法によ
り全面に５ｉ０２膜を均一に形成した場合、段差部での
垂直方向膜厚が厚くなることに着目したもので、この膜
形成後、形成膜要分の全面異方性エツチングを行うこと
により、ポリシリコンゲート段差部にエツチング残り、
すなわち、サイドウオールがＣＶＤ膜ステップカバレッ
ジ膜厚分形成されることを用いたものである。
策としては、サイドウオールを用いたＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のトランジスタ
が現在広く用いられている。第２図（ａ）に、従来例の
断面構造を示す。この従来例は、ポリシリコン・ゲート
電極７をセルファラインマスクにし、低濃度不純物拡散
層４を形成し、その後に２５００〜３０００Ａのサイド
ウオール９を形成し、高濃度不純物拡散層３を形成する
ことにより、ドレインコーナーでの不純物濃度を下げ、
耐圧を向上させるものである。この構造では、低濃度注
入のドレイン領域形成のためのサイドウオール形成が要
点であるが、このサイドウオール形成は、ＣＶＤ法によ
り全面に５ｉ０２膜を均一に形成した場合、段差部での
垂直方向膜厚が厚くなることに着目したもので、この膜
形成後、形成膜要分の全面異方性エツチングを行うこと
により、ポリシリコンゲート段差部にエツチング残り、
すなわち、サイドウオールがＣＶＤ膜ステップカバレッ
ジ膜厚分形成されることを用いたものである。
発明が解決しようとする課題
この構造によると、ポリシリコンゲート段差部でのＣＶ
Ｄ膜のステップ形状が非常に問題となる。現在用いられ
ている膜厚は、このステップ形状を制御しやすいように
、２５００〜３０００Ａとなっており、この膜厚を５０
００Ａ以上にしたりすると、ステップ部でのオーバーハ
ングが発生し問題となる。一方、ドレイン耐圧は、低濃
度不純物拡散層領域長さに依存するため、耐圧向上のた
めにこの拡散層領域長さを長（する必要が発生する場合
がある。しかし、先にも述べたように、この領域長さは
サイドウオール長さにより決定され、しかもこの長さを
５０００Ａ以上にするのが困難なため、この方法による
耐圧向上には限界があった。
Ｄ膜のステップ形状が非常に問題となる。現在用いられ
ている膜厚は、このステップ形状を制御しやすいように
、２５００〜３０００Ａとなっており、この膜厚を５０
００Ａ以上にしたりすると、ステップ部でのオーバーハ
ングが発生し問題となる。一方、ドレイン耐圧は、低濃
度不純物拡散層領域長さに依存するため、耐圧向上のた
めにこの拡散層領域長さを長（する必要が発生する場合
がある。しかし、先にも述べたように、この領域長さは
サイドウオール長さにより決定され、しかもこの長さを
５０００Ａ以上にするのが困難なため、この方法による
耐圧向上には限界があった。
また、サイドウオールを用いたセルファライン法以外に
は、マスクを用いた方法が挙げられる。
は、マスクを用いた方法が挙げられる。
第２図（ｂ）にこの方法の断面を示す。この方法による
と、低濃度不純物拡散層領域長さは高濃度不純物注入時
のマスクによって自由に変化させることができるが、マ
スクずれを考慮に入れなければならず、レイアウトが太
き（なり問題となった。
と、低濃度不純物拡散層領域長さは高濃度不純物注入時
のマスクによって自由に変化させることができるが、マ
スクずれを考慮に入れなければならず、レイアウトが太
き（なり問題となった。
以上述べて来たように、ドレイン耐圧を向上させること
をめざした場合、サイドウオールを用いたＬＤＤ法の場
合であると、サイドウオール長さに限界があるための耐
圧限界があり、マスクを用いたＬＤＤ法の場合であると
マスク合わせ余裕のためにレイアウトが太き（なるとい
う問題点があった。
をめざした場合、サイドウオールを用いたＬＤＤ法の場
合であると、サイドウオール長さに限界があるための耐
圧限界があり、マスクを用いたＬＤＤ法の場合であると
マスク合わせ余裕のためにレイアウトが太き（なるとい
う問題点があった。
課題を解決するための手段
本発明は、ゲート形状に合わせ半導体基板を垂直方向に
掘り込んだ形状を有し、ゲートチャンネルに接する半導
体基板側壁部に低濃度不純物の第１の拡散層が形成され
、その掘り込み部分の半導体基板水平面に第１の拡散層
に連続し、高濃度不純物の第２の拡散層が形成された構
造のＭＩＳ型トランジスタもしくは、前記第２の拡散層
の一部が低濃度不純物の拡散層となった構造のＭＩＳ型
トランジスタである。
掘り込んだ形状を有し、ゲートチャンネルに接する半導
体基板側壁部に低濃度不純物の第１の拡散層が形成され
、その掘り込み部分の半導体基板水平面に第１の拡散層
に連続し、高濃度不純物の第２の拡散層が形成された構
造のＭＩＳ型トランジスタもしくは、前記第２の拡散層
の一部が低濃度不純物の拡散層となった構造のＭＩＳ型
トランジスタである。
作用
前記構造のＭＩＳ型トランジスタによれば、高耐圧トラ
ンジスタに必要な低濃度不純物の拡散層長さを半導体基
板面垂直方向に取ることが可能となると共に、この拡散
層長さの調整をゲート電極形状に合わせた半導体基板の
垂直方向掘り込みの深さにより行えるため、この拡散層
長さの延長がレイアウト寸法に影響を与えない。またシ
リコン基板露出面の垂直・水平方向の差を用いるが、サ
イドウオール形成し、それを用いることにより、拡散層
の不純物濃度の差をつけることができ、すなわちいずれ
の方法によってもセルファラインにより低濃度不純物の
拡散層領域を形成できるため、非常にコンパクトなレイ
アウトが可能となる。
ンジスタに必要な低濃度不純物の拡散層長さを半導体基
板面垂直方向に取ることが可能となると共に、この拡散
層長さの調整をゲート電極形状に合わせた半導体基板の
垂直方向掘り込みの深さにより行えるため、この拡散層
長さの延長がレイアウト寸法に影響を与えない。またシ
リコン基板露出面の垂直・水平方向の差を用いるが、サ
イドウオール形成し、それを用いることにより、拡散層
の不純物濃度の差をつけることができ、すなわちいずれ
の方法によってもセルファラインにより低濃度不純物の
拡散層領域を形成できるため、非常にコンパクトなレイ
アウトが可能となる。
実施例
本発明の一実施例を第１図（ａ）に示す。第１図（ａ）
を参照しながら、簡単に工程説明を加える。まずシリコ
ン基板１主面にフィールド酸化膜２を形成し、ゲート酸
化膜８．ゲート電極膜を各々熱酸化およびＣＶＤ工程に
より形成し、ゲート電極７を形成する際のマスクを用い
て、ゲート電極膜、ゲート酸化膜およびシリコン基板１
を垂直方向に異方性エツチングを行う。この際、フィー
ルド酸化膜２もエツチングされるが、このエツチング分
量分だけ初期厚さを厚くしておけば、問題はない。
を参照しながら、簡単に工程説明を加える。まずシリコ
ン基板１主面にフィールド酸化膜２を形成し、ゲート酸
化膜８．ゲート電極膜を各々熱酸化およびＣＶＤ工程に
より形成し、ゲート電極７を形成する際のマスクを用い
て、ゲート電極膜、ゲート酸化膜およびシリコン基板１
を垂直方向に異方性エツチングを行う。この際、フィー
ルド酸化膜２もエツチングされるが、このエツチング分
量分だけ初期厚さを厚くしておけば、問題はない。
このことにより、シリコン基板側壁６が形成される。こ
の後に、低濃度不純物拡散層４形成のために、シリコン
基板側壁６に不純物イオン注入を行う。この際、シリコ
ン基板１に対するイオン注入角度を変え、２回以上イオ
ン注入を行えば、シリコン基板側壁６の領域に低濃度不
純物拡散層４を形成できる。この後にサイドウオール９
を形成し、高濃度不純物拡散層３を形成する。このよう
に形成されたＭＩＳ型トランジスタは本発明に係る構造
を有する。また、第１図（ｂ）も本発明に係る一実施例
であり、この場合、第１図（ａ）のサイドウオール９を
除き、高濃度不純物拡散層３の形成の際に、シリコン基
板１主面に対して垂直方向からの不純物イオン注入を行
うことにより、シリコン基板水平面５のみにセルファラ
インで高濃度不純物拡散層３を形成することが可能であ
ることは明らかである。
の後に、低濃度不純物拡散層４形成のために、シリコン
基板側壁６に不純物イオン注入を行う。この際、シリコ
ン基板１に対するイオン注入角度を変え、２回以上イオ
ン注入を行えば、シリコン基板側壁６の領域に低濃度不
純物拡散層４を形成できる。この後にサイドウオール９
を形成し、高濃度不純物拡散層３を形成する。このよう
に形成されたＭＩＳ型トランジスタは本発明に係る構造
を有する。また、第１図（ｂ）も本発明に係る一実施例
であり、この場合、第１図（ａ）のサイドウオール９を
除き、高濃度不純物拡散層３の形成の際に、シリコン基
板１主面に対して垂直方向からの不純物イオン注入を行
うことにより、シリコン基板水平面５のみにセルファラ
インで高濃度不純物拡散層３を形成することが可能であ
ることは明らかである。
以上２実施例において明らかなように、本発明は、ゲー
トチャンネル面が高濃度不純物拡散層形成面より上層に
あるということである。前記２実施例の場合、この面の
高低差をシリコン基板面のエツチングにより得た。すな
わち高低差部分のシリコンは基板材料であったが、この
部分の材料は単にシリコンであれば良い。この差の部分
をフィールド酸化膜形成後に、単結晶、多結晶を問わず
結晶膜を形成し、ゲート酸化膜成長、ゲート電極膜成長
、マスクによるゲート電極形成をしても本発明に係るよ
うになることは明らかである。また、ゲート部の絶縁物
として酸化膜を用い、また半導体基板にシリコンを用い
、説明を行ったが、各々絶縁物、半導体基板であれば何
でもよいということは言うまでもない。
トチャンネル面が高濃度不純物拡散層形成面より上層に
あるということである。前記２実施例の場合、この面の
高低差をシリコン基板面のエツチングにより得た。すな
わち高低差部分のシリコンは基板材料であったが、この
部分の材料は単にシリコンであれば良い。この差の部分
をフィールド酸化膜形成後に、単結晶、多結晶を問わず
結晶膜を形成し、ゲート酸化膜成長、ゲート電極膜成長
、マスクによるゲート電極形成をしても本発明に係るよ
うになることは明らかである。また、ゲート部の絶縁物
として酸化膜を用い、また半導体基板にシリコンを用い
、説明を行ったが、各々絶縁物、半導体基板であれば何
でもよいということは言うまでもない。
発明の効果
本発明によると、ＭＩＳ型トランジスタのソース・ドレ
インの各拡散領域を、ゲート領域直下の掘り込み側壁に
まで延長して設け、しかも、この延長がレイアウト長の
変更なしに行われるので、ＬＤＤ構造かつコンパクトな
ＭＩＳ型構造が実現できる。
インの各拡散領域を、ゲート領域直下の掘り込み側壁に
まで延長して設け、しかも、この延長がレイアウト長の
変更なしに行われるので、ＬＤＤ構造かつコンパクトな
ＭＩＳ型構造が実現できる。
第１図（ａ） 、 （ｂ）は本発明に係る実施例の断面
図、第２図（ａ） 、 （ｂ）は従来例の断面図である
。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・高濃度不純物拡散層、４・・
・・・・低濃度不純物拡散層、５・・・・・・シリコン
基板水平面、６・・・・・・シリコン基板側壁（垂直面
）、７・・・・・・ゲート電極、８・・・・・・ゲート
酸化膜、９・・・・・・サイドウオール。 代理人の氏名 弁理士 粟野重孝 ほか１名ｌ −・・ ２ °“ ３ ・−・ ４−・ −一− ６−・− ７・− ８・・− シリコン基板 フィールド酸化膜 高濱１ｖ苓純冑流款層 ａ漠麿不に物ｇ１敗１ シリコン基板水平面 シ１１フン蟇孫１９１Ｗ（自、１面〕 ケート電倫 とトートｎ菅化頑 ！ｔイドウ亨−ル 第 ２ 図 ｉＥ１図
図、第２図（ａ） 、 （ｂ）は従来例の断面図である
。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・高濃度不純物拡散層、４・・
・・・・低濃度不純物拡散層、５・・・・・・シリコン
基板水平面、６・・・・・・シリコン基板側壁（垂直面
）、７・・・・・・ゲート電極、８・・・・・・ゲート
酸化膜、９・・・・・・サイドウオール。 代理人の氏名 弁理士 粟野重孝 ほか１名ｌ −・・ ２ °“ ３ ・−・ ４−・ −一− ６−・− ７・− ８・・− シリコン基板 フィールド酸化膜 高濱１ｖ苓純冑流款層 ａ漠麿不に物ｇ１敗１ シリコン基板水平面 シ１１フン蟇孫１９１Ｗ（自、１面〕 ケート電倫 とトートｎ菅化頑 ！ｔイドウ亨−ル 第 ２ 図 ｉＥ１図
Claims (2)
- （１）ゲート形状に合わせ半導体基板を垂直方向に掘り
込んだ形状を有し、前記掘り込み部の側壁に低濃度不純
物の第１の拡散層が形成され、前記半導体基板の掘り込
み部水平面に前記第１の拡散層に連続して高濃度不純物
の第２の拡散層が形成された構造を特徴とするＭＩＳ型
トランジスタ。 - （２）第２の拡散層の一部が、低濃度不純物の拡散層と
なった構造を特徴とする請求項（１）記載のＭＩＳ型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31232288A JPH02156642A (ja) | 1988-12-09 | 1988-12-09 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31232288A JPH02156642A (ja) | 1988-12-09 | 1988-12-09 | Ｍｉｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156642A true JPH02156642A (ja) | 1990-06-15 |
Family
ID=18027844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31232288A Pending JPH02156642A (ja) | 1988-12-09 | 1988-12-09 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217910A (en) * | 1990-11-05 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device having sidewall spacers and oblique implantation |
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
-
1988
- 1988-12-09 JP JP31232288A patent/JPH02156642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217910A (en) * | 1990-11-05 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device having sidewall spacers and oblique implantation |
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
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