JPH07211906A - 平面構造トランジスタおよびその製造方法 - Google Patents
平面構造トランジスタおよびその製造方法Info
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- JPH07211906A JPH07211906A JP6328247A JP32824794A JPH07211906A JP H07211906 A JPH07211906 A JP H07211906A JP 6328247 A JP6328247 A JP 6328247A JP 32824794 A JP32824794 A JP 32824794A JP H07211906 A JPH07211906 A JP H07211906A
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Abstract
(57)【要約】
【目的】 平面構造トランジスタにおいて、ゲートとソ
ースの間およびゲートとドレインの間の寄生容量を減少
させる。 【構成】 ソース／ドレイン２３がゲート２６の側壁に
形成される平面構造トランジスタにおいて、半導体基板
２１上に低ドープドレイン領域２２およびソース／ドレ
イン領域２３が所定パターンで積層されて形成され、上
記ソース／ドレイン２３の側壁および上部に絶縁膜２４
が形成され、一つのソース／ドレイン２３と他のソース
／ドレイン２３の間にゲート２６が形成されるが、ゲー
ト絶縁膜２４によりソースとゲート、ドレインとゲート
が相互に絶縁された構造を成す。
ースの間およびゲートとドレインの間の寄生容量を減少
させる。 【構成】 ソース／ドレイン２３がゲート２６の側壁に
形成される平面構造トランジスタにおいて、半導体基板
２１上に低ドープドレイン領域２２およびソース／ドレ
イン領域２３が所定パターンで積層されて形成され、上
記ソース／ドレイン２３の側壁および上部に絶縁膜２４
が形成され、一つのソース／ドレイン２３と他のソース
／ドレイン２３の間にゲート２６が形成されるが、ゲー
ト絶縁膜２４によりソースとゲート、ドレインとゲート
が相互に絶縁された構造を成す。
Description
【０００１】
【産業上の利用分野】この発明は、平面構造トランジス
タ（Fully Planarized Concave Transistor）に関し、
特にゲートとソース間およびゲートとドレイン間の寄生
容量（Parasitic Capacitance）を減少させる平面構造
トランジスタ、およびその製造方法に関するものであ
る。
タ（Fully Planarized Concave Transistor）に関し、
特にゲートとソース間およびゲートとドレイン間の寄生
容量（Parasitic Capacitance）を減少させる平面構造
トランジスタ、およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来の平面構造トランジスタは、図５に
示す断面構造をしており、図面符号１はシリコン基板、
２は低ドープドレイン領域、３はソース／ドレイン領
域、５はゲート酸化膜、６はゲート電極として用いられ
る多結晶シリコン膜である。図面に示すとおり、シリコ
ン基板１上にソース／ドレイン３およびゲート６が平坦
化された構造を成すことにより、追加的な平坦化工程を
伴わないで、さらに接合深さを事実上増大させることが
できるので、ショートチャンネル効果（short channel
effect）を減少させることがてきる等の長点を有する。
示す断面構造をしており、図面符号１はシリコン基板、
２は低ドープドレイン領域、３はソース／ドレイン領
域、５はゲート酸化膜、６はゲート電極として用いられ
る多結晶シリコン膜である。図面に示すとおり、シリコ
ン基板１上にソース／ドレイン３およびゲート６が平坦
化された構造を成すことにより、追加的な平坦化工程を
伴わないで、さらに接合深さを事実上増大させることが
できるので、ショートチャンネル効果（short channel
effect）を減少させることがてきる等の長点を有する。
【０００３】
【発明が解決しようとする課題】しかし、上記従来のト
ランジスタは、ゲートとソース間およびゲートとドレイ
ン間の寄生容量が相当な大きさで存在することにより、
素子の動作速度を減少させる等の問題点が伴った。した
がって、上記問題点を解決するために案出したこの発明
は、ゲートとソース間およびゲートとドレイン間の寄生
容量を減少させる平面構造トランジスタおよびその製造
方法を提供することを目的とする。
ランジスタは、ゲートとソース間およびゲートとドレイ
ン間の寄生容量が相当な大きさで存在することにより、
素子の動作速度を減少させる等の問題点が伴った。した
がって、上記問題点を解決するために案出したこの発明
は、ゲートとソース間およびゲートとドレイン間の寄生
容量を減少させる平面構造トランジスタおよびその製造
方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は、上記目的を
達成するために、ソース／ドレインがゲート側壁に形成
される平面構造トランジスタにおいて、半導体基板上に
低ドープドレイン領域およびソース／ドレインが所定パ
ターンで積層されて形成され、上記ソース／ドレインの
側壁および上部に絶縁膜が形成され、一つのソース／ド
レインと他のソース／ドレインの間にゲートが形成され
るが、ゲート絶縁膜によりソースとゲート、ドレインと
ゲートが相互に絶縁された構造を成すことを特徴とす
る。
達成するために、ソース／ドレインがゲート側壁に形成
される平面構造トランジスタにおいて、半導体基板上に
低ドープドレイン領域およびソース／ドレインが所定パ
ターンで積層されて形成され、上記ソース／ドレインの
側壁および上部に絶縁膜が形成され、一つのソース／ド
レインと他のソース／ドレインの間にゲートが形成され
るが、ゲート絶縁膜によりソースとゲート、ドレインと
ゲートが相互に絶縁された構造を成すことを特徴とす
る。
【０００５】さらに、この発明は、ゲート側壁に上記ゲ
ートと絶縁されながらソース／ドレインが形成される平
面構造トランジスタの製造方法において、半導体基板上
に低濃度でドーピングされた膜を形成する第１のステッ
プと、上記低濃度でドーピングされた膜の上部に高濃度
でドーピングされた膜を形成する第２のステップと、上
記高濃度でドーピングされた膜および低濃度でドーピン
グされた膜を選択エッチングして上記半導体基板を一部
露出させる第３のステップと、上記露出された半導体基
板上に絶縁膜を厚く形成する第４のステップと、全体構
造上部にゲート絶縁膜を形成した後、ゲート電極を形成
する第５のステップを含んで成ることを特徴とする。
ートと絶縁されながらソース／ドレインが形成される平
面構造トランジスタの製造方法において、半導体基板上
に低濃度でドーピングされた膜を形成する第１のステッ
プと、上記低濃度でドーピングされた膜の上部に高濃度
でドーピングされた膜を形成する第２のステップと、上
記高濃度でドーピングされた膜および低濃度でドーピン
グされた膜を選択エッチングして上記半導体基板を一部
露出させる第３のステップと、上記露出された半導体基
板上に絶縁膜を厚く形成する第４のステップと、全体構
造上部にゲート絶縁膜を形成した後、ゲート電極を形成
する第５のステップを含んで成ることを特徴とする。
【０００６】
【実施例】以下、添付した図面の図１〜図４を参照して
この発明を詳述する。図１はこの発明に係る平面構造ト
ランジスタの断面図、図２〜図４は図１の構造のトラン
ジスタを形成する一実施例の工程過程を示す断面図であ
る。
この発明を詳述する。図１はこの発明に係る平面構造ト
ランジスタの断面図、図２〜図４は図１の構造のトラン
ジスタを形成する一実施例の工程過程を示す断面図であ
る。
【０００７】この発明に係るトランジスタは、シリコン
基板２１の上に低ドープドレイン領域２２、ソース／ド
レイン領域２３が所定パターンで積層されて形成され、
上記低ドープドレイン領域２２およびソース／ドレイン
２３の上部に絶縁膜２４が厚く形成され、上記ソース／
ドレイン２３、２３の間にゲート２６が形成されるが、
ゲート絶縁膜２５によりソースとゲートおよびドレイン
とゲートが相互に絶縁された構造を成している。このと
き、上記低ドープドレイン領域２２およびソース／ドレ
イン領域２３の上部の所定部位に厚く形成された絶縁膜
２４が薄く形成されるゲート絶縁膜２５を補完して絶縁
度を高めることにより、ゲートとソース間およびゲート
とドレイン間の寄生容量値を減少させるようになる。
基板２１の上に低ドープドレイン領域２２、ソース／ド
レイン領域２３が所定パターンで積層されて形成され、
上記低ドープドレイン領域２２およびソース／ドレイン
２３の上部に絶縁膜２４が厚く形成され、上記ソース／
ドレイン２３、２３の間にゲート２６が形成されるが、
ゲート絶縁膜２５によりソースとゲートおよびドレイン
とゲートが相互に絶縁された構造を成している。このと
き、上記低ドープドレイン領域２２およびソース／ドレ
イン領域２３の上部の所定部位に厚く形成された絶縁膜
２４が薄く形成されるゲート絶縁膜２５を補完して絶縁
度を高めることにより、ゲートとソース間およびゲート
とドレイン間の寄生容量値を減少させるようになる。
【０００８】ここで、上記トランジスタの製造方法を考
察する。まず、図２に示すとおり、シリコン基板２１上
に低ドープドレイン領域形成のために、低濃度（大略１
０18／ｃｍ3 ）でドーピングされた膜２２’を形成し、
上部にソース／ドレインを形成するために高濃度（大略
１０20／ｃｍ3 ）でドーピングされた膜２３’を形成す
る。このとき、低ドープドレイン領域の形成は、ホット
キャリアの信頼性（hot carrier reliability）を保障
するためである。
察する。まず、図２に示すとおり、シリコン基板２１上
に低ドープドレイン領域形成のために、低濃度（大略１
０18／ｃｍ3 ）でドーピングされた膜２２’を形成し、
上部にソース／ドレインを形成するために高濃度（大略
１０20／ｃｍ3 ）でドーピングされた膜２３’を形成す
る。このとき、低ドープドレイン領域の形成は、ホット
キャリアの信頼性（hot carrier reliability）を保障
するためである。
【０００９】次いで、図３は、上記ソース／ドレインの
形成のための高濃度でドーピングされた膜２３’および
低ドープドレイン形成のための低濃度でドーピングされ
た膜２２’を選択エッチングして、低ドープドレイン領
域２２およびソース／ドレイン２３パターンを形成する
ことにより、ゲート電極形成部位の上記シリコン基板２
１を露出させた状態の断面図である。
形成のための高濃度でドーピングされた膜２３’および
低ドープドレイン形成のための低濃度でドーピングされ
た膜２２’を選択エッチングして、低ドープドレイン領
域２２およびソース／ドレイン２３パターンを形成する
ことにより、ゲート電極形成部位の上記シリコン基板２
１を露出させた状態の断面図である。
【００１０】上記露出されたシリコン基板２１の上に８
００ないし９００℃の低温度で湿式酸化（wet oxidatio
n）をする低温酸化工程（low temperature oxidation）
を進めて、上記高濃度でトーピングされたソース／ドレ
イン２３の酸化膜が低ドープドレイン領域２２およびシ
リコン基板２１に比べて２ないし１０倍程厚く成長され
る。その後、低ドープドレイン領域２２とシリコン基板
２１の酸化膜のみがエッチングされるよう選択エッチン
グすると、図４に示すように酸化膜２４が厚く形成され
る。最後に、前記図１に示したように、ここまでの工程
の全体構造の上部にゲート酸化膜２５を形成した後、ゲ
ート電極として用いられる多結晶シリコン膜２６を蒸着
してエッチバックして、完成する。以上のようにして、
ゲートとソース／ドレイン領域が平坦化されたＭＯＳト
ランジスタを形成することができる。
００ないし９００℃の低温度で湿式酸化（wet oxidatio
n）をする低温酸化工程（low temperature oxidation）
を進めて、上記高濃度でトーピングされたソース／ドレ
イン２３の酸化膜が低ドープドレイン領域２２およびシ
リコン基板２１に比べて２ないし１０倍程厚く成長され
る。その後、低ドープドレイン領域２２とシリコン基板
２１の酸化膜のみがエッチングされるよう選択エッチン
グすると、図４に示すように酸化膜２４が厚く形成され
る。最後に、前記図１に示したように、ここまでの工程
の全体構造の上部にゲート酸化膜２５を形成した後、ゲ
ート電極として用いられる多結晶シリコン膜２６を蒸着
してエッチバックして、完成する。以上のようにして、
ゲートとソース／ドレイン領域が平坦化されたＭＯＳト
ランジスタを形成することができる。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、厚く形成された酸化膜がゲートとソースの間および
ゲートとドレインの間に存在することにより、ゲートと
ソース間およびゲートとドレイン間の寄生容量を減少さ
せることができるので、素子の動作速度を改善できる効
果がある。
ば、厚く形成された酸化膜がゲートとソースの間および
ゲートとドレインの間に存在することにより、ゲートと
ソース間およびゲートとドレイン間の寄生容量を減少さ
せることができるので、素子の動作速度を改善できる効
果がある。
【図１】 この発明に係る平面構造トランジスタの断面
図である。
図である。
【図２】 この発明に係る平面構造トランジスタの製造
工程における断面図である。
工程における断面図である。
【図３】 この発明に係る平面構造トランジスタの製造
工程における断面図である。
工程における断面図である。
【図４】 この発明に係る平面構造トランジスタの製造
工程における断面図である。
工程における断面図である。
【図５】 従来の平面構造トランジスタの断面図であ
る。
る。
２２…低ドープドレイン領域、２３…ソース／ドレイン
領域、２４…シリコン酸化膜、２５…ゲート酸化膜、２
６…多結晶シリコン膜
領域、２４…シリコン酸化膜、２５…ゲート酸化膜、２
６…多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コー ヨーホァン 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内 (72)発明者 ホァング ソングミン 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内 (72)発明者 ノー グァングミョング 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内
Claims (4)
- 【請求項１】 ソース／ドレインがゲート側壁に形成さ
れる平面構造トランジスタであって、 半導体基板と、 上記半導体基板上に所定パターンで積層されて形成され
た低ドープドレイン領域およびソース／ドレインと、 上記ソース／ドレインの側壁および上部に形成された絶
縁部と、 上記ソース／ドレイン間に形成されたゲートと、 上記ソース／ドレインとゲートの間に形成され、それぞ
れを相互に絶縁するゲート絶縁膜と備えて成ることを特
徴とするもの。 - 【請求項２】 ゲート側壁にゲートと絶縁されながらソ
ース／ドレインが形成される平面構造トランジスタの製
造方法であって、 半導体基板上に低濃度でドーピングされた膜を形成する
第１のステップと、 上記低濃度でドーピングされた膜の上部に高濃度でドー
ピングされた膜を形成する第２のステップと、 上記高濃度でドーピングされた膜および低濃度でドーピ
ングされた膜を選択エッチングして上記半導体基板を一
部露出させる第３のステップと、 上記露出された半導体基板上に絶縁膜を厚く形成する第
４のステップと、 全体構造の上部にゲート絶縁膜を形成した後、ゲート電
極を形成する第５のステップとを含んで成ることを特徴
とする方法。 - 【請求項３】 請求項２に記載の平面構造トランジスタ
製造方法であって、 上記絶縁膜は、低温酸化工程により形成されることを特
徴とする方法。 - 【請求項４】 請求項３に記載の平面構造トランジスタ
製造方法であって、 上記低温酸化工程は、７５０ないし９５０℃の温度で行
われることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-30866 | 1993-12-29 | ||
| KR1019930030866A KR970009054B1 (ko) | 1993-12-29 | 1993-12-29 | 평면구조 모스 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211906A true JPH07211906A (ja) | 1995-08-11 |
Family
ID=19373839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6328247A Pending JPH07211906A (ja) | 1993-12-29 | 1994-12-28 | 平面構造トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5677210A (ja) |
| JP (1) | JPH07211906A (ja) |
| KR (1) | KR970009054B1 (ja) |
| DE (1) | DE4447149B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319782B1 (en) | 1998-09-10 | 2001-11-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127233A (en) * | 1997-12-05 | 2000-10-03 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain regions and the channel region |
| US6211025B1 (en) * | 1998-08-26 | 2001-04-03 | Advanced Micro Devices, Inc. | Method of making elevated source/drain using poly underlayer |
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