KR950011020B1 - 절연 게이트형 반도체 장치 및 그 제작방법 - Google Patents

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KR950011020B1
KR950011020B1 KR1019910025933A KR910025933A KR950011020B1 KR 950011020 B1 KR950011020 B1 KR 950011020B1 KR 1019910025933 A KR1019910025933 A KR 1019910025933A KR 910025933 A KR910025933 A KR 910025933A KR 950011020 B1 KR950011020 B1 KR 950011020B1
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순페이 야마자끼
야스히코 다케무라
노리히꼬 세오
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가부시키가이샤 한도오따이 에네루기 겐큐쇼
순페이 야마자끼
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Abstract

내용 없음.

Description

절연 게이트형 반도체 장치 및 그 제작방법
제 1 도는 종래의 LDD형 MISFET의 단면도.
제 2 도는 종래의 LDD형 MISFET로, 제 1 도에 나타난 것을 개량한 것을 나타내는 단면도.
제 3 도는 본 발명 MISFET의 일례를 나타내는 단면도.
제 4 도는 본 발명 MISFET의 일례를 나타내는 단면도.
제 5 도는 본 발명 MISFET의 일례를 나타내는 단면도.
제 6 도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제 7 도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제 8 도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제 9 도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제10도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제11도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제12도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제13도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제14도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
제15도는 본 발명 MISFET의 제작방법을 나타내는 단면도.
본 발명은 미소한 반도체 장치 및 그 장치를 이용한 반도체 집적회로에 관한 것이다.
이른바, MOS(금속-산화물-반도체)형 또는 MIS(금속-절연물-반도체)형 전계효과형 트랜지스터(이하, 본 명세서에서는 이들을 총칭하여 MISFET라 한다)는, 반도체 집적회로(IC)나 대규모 집적회로(LSI 및 초 LSI)에 없어서는 안되는 기본소자의 하나이다. 소자의 미세화, 고속화에 따라 MISFET는 사대와 함께 개량되고 변화해 왔다.
현재, 가장 앞서있다고 하는 MISFET는 LDD(Lightly Doped Drain)형 MISFET이다. 제 1 도에 이 장치의 개략의 구조를 나타낸다. 이 구조를 갖는 MISFET의 특징으로서는, 소스 및 드레인 등의 기판상에 설치된 불순물 영역의 농도가 비교적 연속적으로 변화하고 있기 때문에 불순물 영역과 채널 영역의 계면(界面)에 큰 전계가 발생하지 않는다고 하는 점이다. 예를들면 제 1 도에서는 소스전극(107)에서 n+도전형의 제 1 소스(102), n-도전형의 제 2 소스 영역(103), p-도전형의 채널영역(108), n-도전형의 제 2 드레인 영역(104), n+도전형의 제 1 드레인 영역(105), 드레인 전극(106)과 같이 도전형이 조금씩 변화하고 있다. 이 때문에 채널 영역과 불순물 영역의 계면에 발생하는 전계는 완만해서 이 영역에서 캐리어가 과도하게 가속되어, 반도체나 게이트 절연막에 결함을 형성하는 일이 적고, 때문에 LDD형 MISFET는 종래의 MISFET에 비하여 장시간 사용할 수 있다.
그러나, 제 1 도에 나타낸 바와 같이 전형적인 LDD형 MISFET에서는, 소자가 미세하게 되면 몇가지 문제가 발생한다. 그 대표적인 것이, 불순물 영역과 게이트 전극의 겹침, 및 게이트 절연막 바로 밑에 있는 불순물 영역간의 전계 집중이다. 전자(前者)는 공정상의 문제이다. 통상, 불순물 영역의 형성은 게이트 전극을 마스크로서, 자기정합(自己整合)적으로 불순물 이온을 기판에 주입하는 이온 인플러법에 의해 이루어진다. 따라서, 이상적으로는 게이트 전극과 불순물 영역의 겹침은 있을 수 없지만, 실제로는 불순물 이온은 게이트 전극의 하부에 들어간다. 이 원인은, 주로 입사된 불순물 이온이 반도체 기판의 결정격자에 의해 2차적으로 산란되기 때문이라고 생각된다. 이 효과는 입사되는 이온의 에너지와 함께 커지고, 상대적으로 게이트의 폭, 즉 채널 길이가 짧으면 짧을수록 현저해진다. 이와같은 전극의 겹침이 있으면, 게이트 전극과 불순물 영역사이의 기생용량(埼生容量)이 커지고 MISFET의 동작속도가 저하된다.
후자도 역시 제 1 도에 나타낸 바와같은 전형적인 LDD형 MISFET에서는 문제가 된다. 즉 제 1 도에 나타낸 바와같은 불순물 영역의 형상에서는, 소스와 드레인 사이에 전압이 가해진 경우에, 전계가 제 2 의 소스 영역의 선단점 A와 제 2 드레인 영역의 선단점 B에 집중하고, 최고로 가속된 캐리어가 이 2점 사이를 통과하는데, 그 점 A 및 B는 게이트 절연막의 바로 밑에 있기 때문에, 게이트 절연막이 손상을 받는 일이 적지 않다. 게이트 절연막은 가속된 캐리어에 의한 손상에 의해 그 절연막이 전하포획 중심이 되고, 손상 정도가 심한 경우에는 게이트 전극에 의해 채널 영역을 통과하는 캐리어를 콘트롤할 수 없게 된다.
이상의 문제점을 해결하기 위해 고안된 LDD형 MISFET를 제2(a)도에 나타낸다. 제 1 도와 달리, 제 2 소스 영역의 선단점 A 및 제 2 드레인 영역의 선단점 B가 게이트 절연막에서 먼 위치에 있고, 따라서, 이 2점에 전계가 집중함으로 인한 게이트 절연막의 손상이 방지되고, 여기에 제2(a)도에서 나타난 바와 같이 전극과 불순물 영역의 겹침은 있지만, 그 사이에 상당한 거리가 있기 때문에 기생용량은 감소한다.
이와같은 구조의 LDD형 MISFET는 불순물 이온의 주입을 경사지게 시행함으로써 제작된다. 그러나 재널 길이가 0.5㎛ 이하가 되면 제작상의 곤란으로 높은 수율을 유지할 수 없다. 왜냐하면, 이와같은 구조를 우수하게 재현하면서 제작하는 데에는, 이온주입시의 불순물이온의 가속에너지를 정밀하게 제어하지 않으면 안되고, 또한 에너지를 갖춘 이온원(源)을 확보할 필요가 있다. 그렇지 않으면, 경사지게 주입된 이온이 예상외로 깊이 들어가 제2(b)도와 같이 불순물 영역이 융합되어 버린다. 이와같은 점은 채널 길이가 짧아짐에 따라 현저하게 된다.
결론적으로, 종래의 LDD형 MISFET(제 2 도에 나타낸 개량형도 포함)는 채널 길이가 0.5㎛ 이하, 특히 0.3㎛ 이하의 이른바, 쿼터 미크론(quarter micron)의 MISFET에 사용되는 것은 공업적으로 곤란하다.
본 발명은 위와 같이, 종래의 방법으로는 상당히 곤란했던, 극히 짧은 채널길이를 가지고 실용에서 견디어 낼 수 있는 MISFET를 제안하고, 동시에 그것을 공업적으로 대량생산하는 방법의 제안을 목적으로 한다.
즉 0.5㎛ 이하의 단 채널을 가진 MISFET에 있어서 앞에서 지적한 게이트 절연막은 가속된 캐리어에 의한 손상을 가능한한 감소시키는 구조를 가지며, 또한 게이트 전극과 불순물 영역의 겹침에 의한 기생용량을 가능한한 감소시키는 구조를 가지는 것을 나타낸다. 더욱이 그 구조를 가지는 MISFET를 공업적으로 대량생산하는 방법을 나타낸다.
상기의 문제점(즉, 게이트 절연막 손상의 저감과 기생용량의 저감)을 해결하기 위한 본 발명의 기술사상은, 제3(a)도 및 제3(b)도에 예시되어 있다. 즉 기본적으로 동 도면에 나타낸 바와 같이, 반도체 기판(301)의 일부가 받침대 형상으로 돌출되고, 동시에 그 받침대 윗부분(302)가 실질적으로 게이트 전극(303)과 동일 형상을 가지며, 동시에 전극(303)과 그 받침대 윗부분(302)이 겹쳐져 있는 점, 및 받침대 부분의 측면에 도전성을 가지는 삼각형 또는 직시각형의 금속이나 반도체로 이루어진 영역(304)이 기판에 밀착하고 또는 터널전류가 흐르는 정도로 얇은 절연체를 사이에 두고 설치되어, 그 자체가 MISFET의 소스, 드레인으로 기능하는 것, 및 그 영역(304)이 기판상의 받침대 부분에 밀착, 또는 절연체를 매개로 접하고 있는 부분의 윗면은 기판의 돌출한 부분의 윗면과 실질적으로 같은 높이로, 또는 그 보다 조금 낮게 설치된다. 바람직하게는 그 높이의 차이는 채널길이(즉 기판의 돌출된 받침대 부분의 폭)의 1/2 이하, 보다 바람직하게는 1/10 이하인 점을 특징으로 한다. 제3(a)도에 나타난 구조를 가짐으로써, 게이트 절연막과 캐리어 주행부분은 격리되고, 게이트 절연막이 전계집중에 의해 가속된 캐리어에 의한 손상으로부터 보호되고, 또한 소스, 드레인 영역이 게이트 전극밑에 들어가지 않기 때문에 게이트 전극과 불순물 영역의 겹침에 의한 기생용량이 절감되는 것을 쉽게 알 수 있다.
기판상의 받침대 형상 부분의 측면에 설치되는 영역(304)는, 상술한 바와 같이 반도체 또는 금속중 어느것이라도 관계없고, 또한 기판에 밀착해도 적당한 절연물을 매개로 하여 설치되어도 된다. 이하에 그 영역(304)이 반도체인 경우에 대해서 고찰한다. 이 반도체가 절연물을 통해 설치되는 경우, 절연물에 따라서는 반도체중에 포함되는 불순물이 절연물에 의해 차폐되고, 채널영역이 되는 기판이 돌출된 부분 중에 확산되는 것을 막을 수 있다는 부가적인 효과를 가진다. 예를들면, 절연물로서 질화규소막을 이용한 경우에는 수nm정도의 극박막이라도 통상, 반도체의 불순물로서 이용되는 재료에 대해서 그 확산을 방지하는 작용을 가진다. 또한, 절연물로서 산화규소를 이용한 경우, 반도체 중에 포함되는 인이나 붕소등의 불순물은 인 유리, 붕소유리라는 형태로 산화규소에 함유된다.
한편, 절연물이 불순물 확산을 방지하는 효과를 가지지 않는 경우나 절연물 없이 반도체가 기판에 밀착해 있는 경우에는, 적절한 방법에 의해, 제3(b)도에 나타난 것과 같이 특징적인 형상을 가지는 불순물 영역(305)를 형성할 수 있다. 이 경우에서도 소스, 드레인은 게이트 절연막에서 떨어져 있기 때문에 기생용량의 감소와 게이트 절연막의 보호효과는 제3(a)도 경우와 동일하게 얻어진다.
제 3 도는 본 발명의 기본구조인데, 이 기본구조를 형성함으로서 큰 효과를 얻을 수 있으며, 예를들면, 제 4 도에 나타난 바와 같이, 받침대 형상의 부분(402)의 측면에 설치된 도전성 영역(404)밑의 반도체 기판에, 별도로 불순물을 도포해서 도전성을 높인 부분(405)을 형성해도 된다. 즉 제 3 도에 나타난 기본구조에서만 소스, 드레인의 저항은 그 도전성 영역(304)으로만 결정되는데, 그 도전성 영역의 두께는 받침대 형상부분(302)의 높이에 의존하고, 통상, 500nm 이하이고, 채널길이가 보다 짧은 MISFET에서는 300nm 이하가 된다.
따라서, 그 도전성 영역의 저항은 매우 커진다. 여기에서 그 도전성 영역과 병행하여 높은 도전성을 가지는 불순물 영역을 설치함으로써, 소스, 드레인의 저항을 절감시킬 수 있게 된다. 더욱이, 그 도전성 영역의 폭은 그 높이와 같은 정도이고, 폭을 현저하게 횡으로 확장하는 것은 제작공정상 불가능하다. 그 때문에, 소스, 드레인의 전극을 설치하기가 곤란한데 제 4 도에 나타내는 바와 같이 기판(401)상에 별개로 설치된 볼순물 영역(405)에 전극(407)을 설치함으로써, 이것을 소스, 드레인의 전극으로 할 수 있다. 도전성 영역(404)이 기판과 같은 종류의 반도체로 구성되는 경우, 그 반도체와 불순물 영역(405)의 도전형(불순물농도)에 관해서는, 어느쪽이나 같은 농도, 혹은 다른 농도라도 가능하다. 또한 같은 종류의 불순물을 이용해도 되고, 다른 종류의 불순물을 이용해도 된다. 또한 후술하는 바와 같이 그 불순물 영역(405)내의 농도분포를 다르게 해도 된다.
또한, 제 3 도에 나타난 본 발명의 기본구조를 발전시켜 종래 기술의 LDD형 MISFET의 기술사상을 조합시킨, 제 5 도에 나타난 바와같은 구조로 구성해도 된다. 이 MISFET는, 도면에 나타난 바와 같이 기판상의 받침대 형상부분의 측면에 설치된 예를들면 n-형 반도체(504)와 그 바로밑의 n-형 도전형 불순물 영역(506)과 n+형 도전형 반도체 영역(505)으로 이루어진 소스, 드레인을 가진다. 이들 각 불순물 영역 및 반도체 영역의 불순물은 전부 같은 종류의 것으로 이루어져도 되고, 다른 종류의 것을 사용해도 된다. 또한, 제 5 도에서는 NMOS의 예를 나타낸 것인데 PMOS라도 동일한 구조를 가지는 MISFET를 제작하는 것은 용이하다.
다음으로 상술한 구조를 가지는 MISFET를 제작하는 방법에 대해서 기술한다.
방법 1.
제6(a)도에 나타난 바와 같이, 반도체 기판(601)위에 얇은 절연막(602)와 반도체 피막 또는 금속피막으로 이루어진 도전성 피막(603)을 적층한다. 절연막(602)의 일부는, 나중에 게이트 절연막으로서, 또한 도전성 피막(603)의 일부는 나중에 게이트 전극으로서 가능하기 때문에, 각각의 용도에 따른 재료와 두께를 선택하지 않으면 안된다. 전형적으로는 절연막(602)의 재료로서 산화규소, 질화규소, 인 유리, 붕소유리, 산화 알루미늄, 다이아몬드, 비정질 탄소 및 그들의 적층막 또는 혼합막등이 이용되고, 그 두께는 전형적으로, 2nm∼100nm이다. 또한 도전성 피막(603)의 재료로서는, 전형적으로 규소, 게르마늄, 비화갈륨등의 반도체 재료, 또는 몰리브덴, 텅스텐등의 금속 혹은 합금과 더욱이 규화 몰리브덴, 규화텅스텐등의 규화물, 탄화몰리브덴, 탄화텅스텐등의 탄화물이 이용되고, 그 전형적인 두께는 100nm∼10㎛이다. 도전성 피막(603)위에 다시 다른 종류의 금속피막이나 반도체 피막을 적층해도 된다. 다음으로 공지(公知)의 이방성 에칭법에 의해, 게이트 전극이 되어야 할 부분을 남기고 도전성 피막(603) 및 절연막(602)을 제거하고, 다시 반도체 기판(601)도 일부 제거한다. 이때 에칭되는 반도체 기판(601)의 깊이는 전형적으로 10nm∼1㎛인데, 이 깊이는 나중에 측면에 형성되는 반도체의 크기나 MISFET소자 전체의 크기등을 고려해서 결정되어야 할 것으로, 반드시 이 수치 사이가 되어야 하는 것은 아니다. 이 에칭공정은, 기판에 대해 수직으로 시행할 필요가 있다. 즉, 에칭공정에 의해 잔존하는 면(604)는, 기판에 대해 수직 혹은 수직에 가까운 각도를 가질 필요가 있다. 이렇게 해서 제6(b)도를 얻는다.
다시, 전체면에 CVD법 혹은 열 산화 혹은 열질화법등에 의해, 터널전류가 흐르는 정도의 두께로 절연물 피막(605)을 형성한다. 다시 CVD법등의 피막형성법에 의해 금속 혹은 반도체로 이루어진 도전성 피막(606)을 형성한다. 이렇게 하여 제6(c)도를 얻는다.
마지막으로 공지(公知)의 이방성 에칭법에 의해 도전성 피막(606)을 일부 제거하고, 반도체 기판의 받침대 형상부분 측면에 피막의 일부(607)를 남긴다. 이때 절연물 피막(605)은 에칭공정에 의해 제거되지 않는 재료를 선택할 필요가 있다. 이렇게 하여 제6(d)도를 얻는다.
방법 2.
제 7 도에 본 발명의 개략을 나타낸다.
방법 1과 동일하게 반도체 기판(701)위에 얇은 절연막(702)과 반도체 피막 혹은 금속피막으로 이루어진 도전성 피막(703)을 적층한다. 다음으로 방법 1과 동일하게 공지의 이방성에칭법에 의해, 우선 반도체 피막(703)만을 에칭한다. 그 후, 에칭에 의해 형성된 게이트 전극이 되어야 할 부분의 표면 혹은 윗면에 질화규소등의 절연성 피막(705)을, 예를들면 열질화등의 방법에 의해 선택적으로 형성한다. 그 후, 다시 이방성 에칭을 계속하고, 방법 1과 동일하게 반도체 기판상에 받침대 형상부분 및 게이트 절연막, 게이트 전극을 그 위에 형성한다. 이렇게 해서 제7(a)도를 얻는다.
다음으로 반도체 혹은 금속으로 이루어진 도전성 피막을 전체면에 형성하고, 방법 1과 동일하게 이방성에칭을 시행, 도전성 영역(707)을 얻는다. 이때도 방법 1과 동일하게 도전성 피막의 에칭시에 절연물피막(705)이 에칭되지 않아야 할 필요가 있다. 또한, 도전성 피막과 기판이 같은 종류의 재료로 이루어져 있는 경우에는 제7(b)도에 나타난 바와 같이, 기판에 에칭될 가능성이 있다. 이렇게 하여 제7(b)도를 얻는다.
방법 3.
제 8 도에 본 방법의 개략을 나타낸다. 방법 1에 나타난 것과 동일한 방법, 재료에 의해 반도체 기판(801)위에 절연막 및 반도체 혹은 금속피막을 형성하고, 여기에 방법 1과 동일한 방법에 의해 이방성에칭을 시행하고, 기판상에 받침대 형상부분(804)과, 그 위에 게이트 절연막(802) 및 게이트 전극(803)을 형성한다. 다시 공지의 불순물 확산기술에 의해 게이트 전극(803)을 마스크로서 불순물 영역(808)을 선택적으로 형성한다. 다음으로 절연물피막(805)을 방법 1과 같이 전체면에 형성하고, 이렇게 해서 제8(a)도를 얻는다. 다시 반도체 혹은 금속으로 이루어진 도전성 피막을 전체면에 형성한 후, 방법 1과 동일하게 이방성 에칭을 시행하고, 도전성 영역(807)을 남겨, 제8(b)도를 얻는다.
방법 4.
제 9 도에 본 발명의 개략을 나타낸다.
방법 2에서 나타난 것과 동일한 방법, 재료에 의해 반도체 기판(901)위에 절연막 및 반도체 혹은 금속피막을 형성하고, 다시 방법 2와 동일한 방법에 의해 이방성에칭를 시행하고, 기판의 받침대 형상부분의 위쪽 표면 혹은 상면이 절연막(905)에 의해 덮혀진 게이트 전극(903) 및 그 밑의 게이트절연막(902)를 형성한다. 다시 공지의 불순물 확산기술에 의해, 게이트 전극(903)을 마스크로서 불순물 영역(908)을 선택적으로 형성한다. 이렇게 해서 제9(a)도를 얻는다. 다음으로 반도체 혹은 금속으로 이루어진 도전성 피막을 전체면에 형성한 후, 방법 2와 동일하게 이방성 에칭을 시행해 도전성 영역(907)을 남기고 제9(b)도를 얻는다.
방법 5.
제10도에 본 발명의 개략을 나타낸다. 방법 3 혹은 4에 나타난 것과 동일한 방법, 재료로 반도체 기판(1001)위에 반도체 기판의 받침대 형상으로 돌출한 부분과 그 위의 절연막(1002)과 게이트 전극(1003), 및 받침대 형상으로 돌출한 부분(1004)의 측면에 도전성 영역(1007) 및 그 밑으로 확장되는 기판과는 역의 도전형 불순물 영역(1008)을 형성한다. 여기에서, 도전성 영역(1007)은 반도체로 이루어져 있어, 기판과 역의 도전성, 즉 밑의 불순물 영역(1008)과 동일한 도전형이고, 그 도전율은 불순물 영역(1008)보다 작은 것으로 한다. 이렇게 해서 제10(a)도를 얻는다. 그후, 게이트 전극(1003) 및 반도체영역(1007)을 마스크로서 다시 불순물을 확산하고, 반도체영역(1007)에 불순물을 확산함과 동시에 불순물 영역(1008)중에 보다 불순물 농도가 높고, 저항이 적은 불순물 영역(1009)을 형성한다. 이렇게 해서 제10(b)도를 얻는다.
방법 6.
제10도에 본 방법의 개략을 나타낸다. 방법 3 혹은 4에 나타난 동일한 방법, 재료에 의해 반도체 기판(100)위에 반도체 기판의 받침대형상으로 돌출한 부분과 그 위의 절연막(1002)과 게이트 전극(1003), 및 받침대 형상으로 돌출한 부분(1004)의 측면에 도전성 영역(1007) 및 그 밑에 확장되는 기판과는 역의 도전형의 불순물 영역(1008)을 형성한다. 여기에서, 도전성 영역(1007)은 반도체로 이루어져 있어, 기판과 동일한 도전형, 즉 밑의 불순물 영역(1008)과는 역의 도전형이다. 이렇게 해서 제10(a)도를 얻는다.
그후, 게이트 전극(1003) 및 반도체영역(1007)는 마스크로 하여 다시 불순물을 확산하고, 반도체영역(1007)에 불순물을 확산해, 그 도전형을 기판과는 역으로 함과 동시에 불순물 영역(1008)중에 보다 불순물 농도가 높고 저항이 적은 불순물 영역(1009)을 형성한다. 이렇게 해서 제10(b)도를 얻는다.
방법 7.
제11도에 이 방법의 개략을 나타낸다. 반도체 기판(1101)위에 나중에 게이트 절연막이 되어야 할 절연막(1102), 나중에 게이트 전극이 되어야 할 반도체 혹은 금속으로 이루어진 피막(1103), 그 위에 후에칭공정에 대해 내식성이 있는 피막(절연체)이여도 또는 금속이어도 좋다.)(1104)를 형성한다(제11(a)도).
다음으로 상기 내식성 피막(1104), 상기 반도체 또는 금속피막(1103), 상기 절연막(1102), 및 반도체 기판(1101)의 일부를 이방성 에칭법에 의해 에칭하고, 반도체 기판상에 받침대 형상으로 돌출한 부분(1105) 및 그 위에 게이트 전극(1106)을 형성한다. 이 공정에 있어서 내식성 피막(1104)이 에칭되도록 에칭방법을 선택할 필요가 있다. 이렇게 해서 제11(b)도를 얻는다. 다시, 전체면에 반도체 혹은 금속으로 이루어진 도전성 피막(1107)을 형성한다(제11(c)도). 마지막으로 방법 1과 동일한 에칭방법에 의해 도전성 피막(1107)을 에칭해서, 도전성 영역(1108)을 남긴다. 이 공정에서는 내식성 피막(1104)이 에칭되지 않는 에칭방법을 채용할 필요가 있다. 이렇게 해서 제11(d)도를 얻는다.
방법 8.
제12도에 이 방법의 개략을 나타낸다.
반도체 기판(1201)위에, 게이트 절연막이 되는 절연막(1202)과 게이트 전극이 되는 반도체 혹은 금속등으로 이루어지는 도전성 피막(1203)을 형성한다(제12(a)도). 그 다음으로 상기 반도체 혹은 금속피막(1203), 상기 절연막(1202) 및 반도체 기판(1201)의 일부를 이방성에칭법에 의해 에칭하고, 반도체 기판상에 받침대 형상으로 돌출한 부분(1205) 및 그 위에 게이트 전극(1206)을 형성한다. 다시 기판에 게이트 전극(1206)을 마스크로 하여 불순물을 확산하고, 불순물 영역(1208)을 형성한다. 이렇게 하여 제12(b)도을 얻는다. 다시 전체면에, 반도체 혹은 금속으로 이루어지고 도전성 피막(1203)과는 다른 재료의 도전성 피막(1207)을 형성한다(제12(c)도). 마지막으로 방법 1과 동일한 에칭방법에 의해 도전성 피막(1207)을 에칭하고, 도전성 영역(1209)을 남긴다. 이 공정에서는 도전성 피막(1204)이 에칭되고, 동시에 도전성 피막(1203)은 에칭되지 않게 하는 에칭방법을 채용할 필요가 있다. 이와 같이 해서 제12(d)도을 얻는다.
이상은 본 발명에 의한 MISFET를 제작하기 위한 방법의 예이고, 이들을 조합 또는 이들 방법과 다른 공지의 방법을 조합함으로써, 보다 다양한 MISFET를 제작할 수 있게 된다.
다음으로 실시예를 나타내고, 보다 상세하게 본 발명을 성명한다.
[실시예 1]
본 실시예의 공정은 제13도에 나타나 있다. P형 단결정 규소기판(100면, 저항율 10Ω·㎝)(1301)위에, 감압 CVD법에 의해, 산화규소막(두께 30nm)(1302)과 이 위에 질화규소막(두께 100nm)(1303)을 형성한다. 다시 그 위에 포토레지스터(1304)를 도포, 노광(露光)한 후, 공지의 드라이 에칭법에 의해 포토레지스터가 제거된 부분의 질화규소막 및 그 밑의 산화규소막을 선택적으로 제거한다. 이렇게 해서 제10(a)도를 얻는다.
다음으로 포토레지스터를 마스크로 하여 기판(1301)위에 선택적으로 붕소이온을 주입한다. 이 결과, 붕소 농도가 높은 P형 영역(1306)이 형성된다. 이때 붕소이온의 도즈량은 1㎠당, 약 1013개이다. 그후 염산 산화법 혹은 습식 산화법에 의해 질화 규소피막이 제거된 부분을 산화하고 두께 약 800nm으로 산화규소막(1305)를 형성한다. 이와 같이 하여 제10(b)도를 얻는다.
다음으로 앞에서 형성된 산화규소막(1302) 및 질화규소막(1303)을 제거하고, 기판(1301)의 표면을 노출시켜, 이부분에 건식산화법에 의해서, 산화규소막(두께 15nm)(1307)을 형성한다. 다시 이 산화규소막을 통해서, 표면이 얇은 부분에 붕소이온을 주입한다. 이때 붕소이온의 도즈량은 1㎠당 약 1012개이다. 이 결과, 붕소농도가 높은 P형 영역은 (1308)과 같은 형상을 취한다. 이렇게 해서 제10(c)도를 얻는다.
그 후, 공지의 감압 CVD법에 의해 다결정 규소막(두께 300nm)을 쌓는다. 그 다결정 규소막은 도전성을 양호하게 하기 위해 인을 1㎤당 1033개 정도 첨가되어 있다. 여기에 포토레지스터를 도포하고, 공지의 리소그래피법 및 공지의 이방성 에칭법에 의해 다결정규소막 및 산화규소막(1307) 및 기판(1301)의 일부를 선택적으로 제거한다. 여기에서 이방성 에칭은 평행평판형 방응조에서, 한쪽의 평판전극면 상에 기판을 놓고, 피 에칭면을 노출하고, 사염화탄소 혹은 사플루오르화탄소를 포함한 수소가스(압력 200mTorr)을 반응조내에 넣고 13.56MHz의 고주파 전력을 전극간에 가함으로써 반응조내에 플라즈마를 발생시켜 시행한다. 이 때, 기판이 놓인 전극에는 부(-)의 전압을 가할 필요가 있다. 이와같이 하여 우선, 다결정 규소막을 에칭한다. 다결정 규소막이 에칭된 후, 고주파 전력을 끊고 반응조내의 가스를 배기하고, 새로이 사플루오로화 탄소를 함유하는 수소가스(200mTorr)을 반응조 내에 넣고 상술한 바와같은 방법에 의해 산화규소막(207)를 선택적으로 에칭한다.
산화규소막(1307)의 에칭이 종료된 후, 반응조내의 가스를 배기하고, 다시 사염화탄소 혹은 사플루오르화탄소를 함유하는 수소가스(압력 200mTorr)를 반응조내에 도입하고, 상술한 방법으로 기판(1301)을 선택적으로 에칭한다. 에칭은 깊이 500nm까지 진행된 시점에서 종결한다. 이상의 공정을 거침으로써 기판상에 게이트 전극(1308) 및 그 밑의 돌출된 영역(1309)을 형성할 수 있다. 이때의 게이트 전극의 폭(채널길이)는 500nm이다. 이와 같이 해서 제13(d)도를 얻는다.
여기에 비소이온(도즈량은 1㎠당, 약 1016개)을, 게이트 전극(1309)을 마스크로 하여 기판상에 주입하고, 1100℃에서 60분 아닐해서, 불순물을 열확산시킨다. 그후, 1기압의 암모니아가스 중에서 1200℃로 1시간 가열하여 두께 약 4nm의 질화규소막(1310)을 전체면에 형성한다. 여기에, 원료가스로서 실란(silane)을 이용하는 열 CVD법에 의해, 두께 약 200nm의 다결정 규소막(1311)을 전체면에 형성한다.
이렇게 해서 제13(e)도를 얻는다.
그후, 이방성에칭법에 의해 다결정 규소피막(1312)을 에칭하고 기판의 돌출한 부분의 측면에만 다결정규소(1313)를 남긴다. 이렇게 해서 제13(f)도를 얻는다.
그후, 인 유리(PSG)(1314)를 두께 약 500nm으로 쌓는다. 마지막으로 공지의 에칭기술에 의해 PSG로 전극형성용의 구멍을 뚫고, 알루미늄막을 형성한 후, 선택적으로 이것을 제거해 소스, 드레인의 전극(1315)을 형성한다. 이과 같이 해서 제13(g)도를 얻는다.
이상과 같은 방법은 본 발명 MISFET가 제작된다.
[실시예 2]
본 실시예의 공정은 제14도에 도시되어 있다. 실시예 1과 동일한 방법에 의해 P형 규소기판(1401)위에 필드절연물(1402)과 두께 15nm의 열산화규소막(1403) 및 규소기판표면 근방에 붕소의 농도가 높은 P형 영역(1406)을 형성하고, 그후, 기판전체면에 다결정규소막을 형성한다. 그후, 실시예 1에 나타난 평행평판형 이방성 에칭장치중에 기판을 놓고, 사염화탄소를 함유한 수소가스를 방전시켜, 다결정 규소막만을 에칭해서 게이트 전극(1404)을 형성한다. 여기에, 이것을 1기압의 질소중에서 1250℃로 1시간 가열함으로서 게이트 전극의 표면에 두께 약 3nm의 질화규소막(1405)를 형성한다. 이와 같이 해서 제14(a)도를 얻는다.
다음으로, 다시 기판을 평행평판형 에칭장치에 장진하고 게이트 전극(1404)을 마스크로 하여, 산화규소막(1403)과 기판(1401)을 에칭한다. 에칭은 깊이 500nm까지 진행된 시점에서 종결한다. 이상의 공정을 거침으로써 기판상에 게이트 전극(1404) 및 그 밑의 돌출된 영역(1407)을 형성할 수 있다. 이때 게이트 전극의 폭(채널길이)는 500nm이다. 이와 같이 해서 제14(b)도를 얻는다.
다시, 비소이온(도즈량은 1㎠당, 약 1015개)을, 게이트 전극(1404)을 마스크로 하여 기판상에 주입하고 1100℃에서 60분 어닐해서 불순물을 열확산시켜 불순물 영역(1409)을 형성한다. 다시 원료가스로서 실란을 이용하는 열 CVD법에 의해, 두께 약 200nm의 P형 불순물인 인이 1㎠당 1014개 첨가된 다결정 규소막을 전체면에 형성한다. 그후, 이방성에칭법에 의해 다결정 규소피막을 에칭해서, 기판의 돌출된 부분의 측면에만 다결정규소(1408)을 남긴다. 이와 같이 해서 제14(c)도를 얻는다.
그후, 다시 비소이온(도즈량은 1㎠당, 약 1016개)을 게이트 전극(1404) 및 다결정 규소(1408) 및 필드산화물(1402)을 마스크로 하여 기판상에 주입하고, 1100℃에서 60분 어닐하고, 불순물 영역(1409)중에 높은 도전율의 N형 불순물 영역(1410)을 형성함과 동시에 다결정규소(1407)에 불순물을 역환산시켜, 그 도전형을 약한 P형에서 약한 N형으로 변화시킨다. 이렇게 해서 제14(d)도를 얻는다. 여기에 실시예 1과 동일한 공정에 의해 소스 드레인의 전극을 형성해서, 본 발명의 MISFET를 제작한다.
[실시예 3]
본 실시예의 공정은 제15도에 나타나 있다.
실시예 1과 동일한 방법에 의해 P형 규소기판(1501)위에 필드절연물(1502)와 규소기판표면 근방에 붕소의 농도가 높은 P형 영역(1503)을 형성한다. 여기에서 실시예 1 및 2와는 달리, 그 P형 영역은 규소기판의 노출된 부분의 표면에서는 그 농도가 낮고, 그 내부에 농도가 높은 영역을 가진다는 특징이 있다. 이렇게 해서 제15(a)도를 얻는다. 그후, 규소기판 표면을 열산화해서 두께 15nm의 상화규소피막을 형성하고, 다시기판 전체면에 다결정 규소막을 형성한다. 그후 실시예 2와 동일한 성막, 에칭, 불순물 확산공정을 거쳐 제15도(b)도에 나타난 바와 같이 표면이 질화규소피막(1506)과 그 밑에 있는 게이트 절연막(1504), 및 이들 게이트 절연막, 게이트 전극이 그 위에 형성되어 있는 규소기판위의 받침대 형상부분(1507), 및 이 측면에 형성되는 n+형 다결정 규소로 이루어진 영역(1508), 및 반도체 기판에 형성된 n+형의 불순물 영역(1509)을 형성한다. 이와 같이 해서 제15(b)도를 얻는다.
여기에 실시예 1과 동일한 공정에 의해 소스, 드레인의 전극을 형성해서, 본 발명의 MISFET가 제작된다. 이와 같이 해서 형성된 MISFET의 게이트 전극 부근의 확대도를 제15(c)도에 나타낸다. 이때, 규소기판의 받침대형상으로 돌출된 부분의 붕소농도는 기판의 심부(深部)와 게이트 절연막 근방에서 얇게 되고, 그 중간에서 최대가 된다.
이 때문에, 제15(c)도에서와 같이 P형 규소가 n+형 규소에 의해 둘러싸여진 구조를 취하면서도, 도면중의 A-A'에서 표시된 부분과 B-B'에서 표시된 부분에서는 그 물리적, 전자적인 성질이 다르다. 이점을 명확하게 나타내기 위해 각각의 단면에 따른 에너지 밴드 도면을 제15(d)도 및 제15(e)도에 나타낸다. 즉 단면 A-A'에서는 중간의 P형 반도체는, 단면 B-B'보다도 진성(眞性)의 반도체에 가깝고, 그 때문에, 낮은 전압에서 도전형이 반전되어 n형이 되고, 좌우의 n+형 반도체영역 사이에 전류가 흐른다. 한편, 단면 B-B'에서는 중간의 P형 반도체는 단면 A-A'보다도 P형이 강하고, 게다가 게이트 전극에서 멀다. 그 때문에 도전형을 반전시켜, n형으로 하기 위해서 높은 전압이 필요하다. 이 때문에 실제로는 주로 A-A'를 경유해서 전류가 흐른다. 이 예에서 n형 규소(1508)와 n형 불순물 영역(1509)의 불순물농도는 어느쪽이나 같은 것으로 했는데, 만약 n형 규소(1508)의 불순물농도가 n형 불순물 영역(1509)의 것보다 낮게 한 경우에도, 전류가 주로 A-A' 사이를 흐르고, 이 경우에 전류는 n+(불순물 영역 1509)→n-(n형 규소 1508)→P(받침대 형상부분 1507)→n-(다른 한쪽의 n형 규소 1508)→n+(다른 한쪽의 불순물 영역 1509)로 전류가 흘러, 실질적으로 소위 LDD형 MISFET와 같은 동작을 하게된다. 즉, 본 발명에 의해 LDD형 MISFET와 동등한 장치를 제작할 수 있다. 게다가 본 발명은, 도면에서 명확히 알 수 있듯이 게이트전극과 소스, 드레인과의 겹침이 종래의 LDD형 MISFET에 비해 적고, 또한 제작도 용이하다.
본 발명에 의한 MISFET는 가장 간단한 구조라도, 종래의 LDD형 MISFET와 동등 혹은 그것을 능가하고, 고신뢰성과 긴 수명을 가지는 MISFET이고, 당연히 종래의 LDD형이 아닌 MISFET보다도 고신뢰성, 긴 수명을 가진다. 또한, 실시예등에서 명확한 것처럼, 본 발명중 가장 간단한 것의 제조법은 종래의 LDD형이 아닌 MISFET와 동등하고, 사용하는 마스크의 갯수는 같다. 또한, 여러공정을 거침으로서 그 특성은 대폭적으로 향상된다. 이상의 점에서 명확한 것처럼 본 발명은 공정상 유익한 발명이라고 생각한다.

Claims (20)

  1. 돌출부를 표면에 갖는 반도체 기판 ; 상기 돌출부상에 제공되며 게이트 절연막을 사이에 갖는 게이트 전극 ; 상기 돌출부의 측표면상에 제공된 도전성 물질의 상부표면이 상기 돌출부의 상부표면보다 높지 않은 상기 도전성 물질 ; 상기 도전성 물질과 상기 돌출부의 상기 측표면 사이에 위치된 절연층 ; 및 상기 게이트 절연막 아래에 반도체 기판의 상기 돌출부내에 위치된 채널을 포함하고, 상기 도전성 물질이 절연게이트형 전계효과 반도체 장치의 소스 또는 드레인 영역으로서 기능하는 상기 절연게이트형 전계효과 반도체 장치.
  2. 돌출부를 표면에 갖는 반도체 기판 ; 상기 돌출부상에 제공되며 게이트 절연막을 사이에 갖는 게이트 전극 ; 상기 돌출부의 수직 측표면상에 제공되며 반도체 물질의 상부표면이 상기 돌출부의 상부표면보다 높지 않은 하나의 도전성 형태의 상기 반도체 물질 ; 상기 반도체 물질과 접촉하며 상기 반도체 물질과 동일한 도전성 형태를 갖는 영역 ; 및 상기 게이트 절연막 아래의 반도체 기판의 상기 돌출부내에 위치된 채널을 포함하고, 상기 반도체 물질이 절연게이트형 전계효과 반도체 장치의 소스 또는 드레인 영역으로서 기능하는 상기 절연게이트형 전계효과 반도체 장치.
  3. 돌출부를 표면에 갖는 반도체 기판 ; 상기 돌출부상에 제공되며 게이트 절연막을 사이에 갖는 게이트 전극 ; 상기 돌출부의 수직 측표면상에 제공되며 도전성 물질의 상부표면이 상기 돌출부의 상부표면보다 높지 않은 상기 도전성 물질 ; 상기 도전성 물질 아래의 상기 반도체 기판내에 제공되며 도전성 영역의 도전성을 높이기 위해 불순물로 도핑된 상기 도전성 영역으로서, 상기 도전성 영역이 상기 도전성 영역의 잔부보다 상기 도전성 물질 바로 아래의 상기 도전성 영역의 부분에서 더 작은 도전성을 갖는 상기 도전성 영역 ; 및 상기 게이트 절연막 아래의 반도체 기판의 상기 돌출부내에 위치된 채널을 포함하고, 상기 도전성 물질이 절연게이트형 전계효과 반도체 장치의 소스 또는 드레인 영역으로서 기능하는 상기 절연게이트형 전계효과 반도체 장치.
  4. 제 1 항에 있어서, 상기 도전성 물질이 반도체를 포함하는 절연게이트형 전계효과 반도체 장치.
  5. 제 4 항에 있어서, 상기 도전성 물질이 주기율표의 III족과 V족으로부터 선택된 원소로 도핑되는 절연게이트형 전계효과 반도체 장치.
  6. 돌출부를 갖는 하나의 도전성 형태의 반도체 기판 ; 상기 돌출부상에 형성되며 게이트 절연층을 사이에 갖는 게이트 전극 ; 상기 돌출부의 반대 수직 측면상에 형성되며, 상기 반도체 기판의 도전성 형태와 반대인 하나의 도전성 형태의 반도체를 포함하는 소스 및 드레인 영역 ; 및 상기 돌출부에서 상기 소스 및 드레인 영역사이에 한정된 채널 영역을 포함하고, 상기 소스 및 드레인 영역의 높이가 각각 상기 돌출부의 상부표면보다 높지 않은 절연게이트형 전계효과 반도체 장치.
  7. 제 6 항에 있어서, 한쌍의 불순물 영역이 상기 반도체 기판내에 형성되며, 상기 불순물 영역이 상기 소스 및 드레인 영역의 도전성 형태와 동일한 도전성 형태를 갖고 대응하는 하나의 상기 소스 및 드레인 영역에 연결되는 절연게이트형 전계효과 반도체 장치.
  8. 돌출부를 갖는 하나의 도전성 형태의 반도체 기판 ; 게이트 절연층을 사이에 갖는 게이트 전극 ; 상기의 절연층을 통해 상기 돌출부의 반대 측면상에 형성되며, 상기 절연층을 터널전류가 지나게 할 수 있는 소스 및 드레인 영역 ; 상기 돌출부내에 상기 소스 및 드레인 영역 사이에 한정된 채널영역을 포함하고, 상기 소스 및 드레인 영역의 높이가 각각 상기 돌출부의 상부표면보다 높지 않은 절연게이트형 전계효과 반도체 장치.
  9. 제 1 항에 있어서, 상기 도전성 물질이 금속을 포함하는 절연게이트형 전계효과 반도체 장치.
  10. 제 1 항에 있어서, 상기 절연층이 질화규소를 포함하는 절연게이트형 전계효과 반도체 장치.
  11. 제 2 항에 있어서, 상기 게이트 전극의 적어도 상부 표면상에 제공된 내식막을 추가로 포함하는 절연게이트형 전계효과 반도체 장치.
  12. 제 2 항에 있어서, 상기 반도체 물질이 상기 돌출부의 상기 수직측 표면 및 상기 기판의 상부표면과 접촉해 있는 절연게이트형 절연게이트형 전계효과 반도체 장치.
  13. 제 3 항에 있어서, 상기 도전성 영역이 상기 도전성 물질과 접촉해 있는 절연게이트형 전계효과 반도체 장치.
  14. 반도체 기판상에 절연막을 형성하는 단계 ; 상기 절연막상에 제 1 도전성 막을 형성하는 단계 ; 상기 도전성 막과 상기 절연막과 상기 반도체 기판을 선택적으로 제거하여, 상기 기판의 표면에 상기 기판의 돌출부를 형성하고 게이트 절연막을 사이에 갖는 상기 돌출부상에 게이트 전극을 형성하는 단계 ; 상기 게이트 전극 위로 상기 기판상에 제 2 도전성 막을 형성하는 단계 ; 및 상기 제 2 도전성 막을 이방성으로 에칭하여, 도전성 영역의 상부표면이 상기 돌출부의 상부표면과 실제로 동일한 높이이거나 또는 그 아래에 있도록 상기 돌출부의 측표면상과 상기 돌출부의 상기 표면의 상부표면상과 상기 기판의 상부표면상에 상기 도전성 영역을 남기는 단계를 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
  15. 제14항에 있어서, 상기 제거단계 후에 적어도 상기 게이트 전극의 상부표면상에 내식막을 형성하는 단계를 추가로 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
  16. 제14항에 있어서, 상기 제 2 도전성 막의 형성단계 전에 마스크로서 상기 게이트 전극을 이용하여 불순물을 주입하는 단계를 추가로 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
  17. 반도체 기판상에 절연막을 형성하는 단계 ; 상기 절연막상에 제 1 도전성 막을 형성하는 단계 ; 상기 제 1 도전성 막 상에 내식막을 형성하는 단계 ; 상기 내식막과 상기 도전성 막과 상기 절연막과 상기 반도체 기판을 선택적으로 제거하여 상기 기판의 표면에서의 상기 기판의 돌출부, 게이트 절연막을 사이에 갖는 상기 돌출부상의 게이트 전극, 및 상기 게이트 전극의 적어도 상부표면을 덮는 내식성 층을 형성하는 단계 ; 상기 내식성 층위에 상기 기판상에 제 2 도전성 막을 형성하는 단계 ; 및 상기 제 2 도전성 막을 이방성으로 에칭하여, 도전성 영역의 상부표면이 상기 돌출부의 상부표면과 실제로 동일한 높이이거나 또는 그 이하에 있도록 상기 돌출부의 측표면상에 그리고 상기 기판의 상부표면상에 상기 도전성 영역을 남기는 단계를 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
  18. 제17항에 있어서, 상기 제 2 도전성 막의 형성단계 전에 마스크로서 게이트 전극을 이용하여 불순물을 주입하는 단계를 추가로 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
  19. 제18항에 있어서, 마스크로서 상기 도전성 영역과 상기 게이트 전극을 이용하여 불순물을 주입하는 단계를 추가로 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
  20. 반도체 기판상에 절연막을 형성하는 단계 ; 상기 절연막상에 제 1 도전성 막을 형성하는 단계 ; 상기 제 1 도전성 막을 선택적으로 제거함으로써 게이트 전극을 형성하는 단계 ; 상기 게이트 전극의 적어도 상부 표면상에 내식막을 형성하는 단계 ; 게이트 전극을 갖는 상기 기판의 표면에 상기 기판의 돌출부를 형성하는 단계 ; 마스크로서 상기 게이트 전극을 갖는 상기 기판과 게이트 절연막을 선택적으로 제거함으로써 상기 게이트 전극과 상기 돌출부 사이에 게이트 절연막을 갖는 상기 기판의 표면에 상기 기판의 돌출부를 형성하는 단계 ; 상기 내식막위에 상기 기판상에 제 2 도전성 막을 형성하는 단계 ; 상기 제 2 도전성 막을 이방성으로 에칭하여, 도전성 영역의 상부표면이 상기 돌출부의 상부표면과 실제로 동일한 높이이거나 또는 그 이하에 있도록 상기 돌출부의 측표면상에 그리고 상기 기판의 상부표면상에 도전성 영역을 남기는 단계를 포함하는 절연게이트형 전계효과 반도체 장치의 제작방법.
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