KR950009796B1 - 절연게이트형 전계효과 트랜지스터 및 그의 형성방법 - Google Patents
절연게이트형 전계효과 트랜지스터 및 그의 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 LDD형 MISFET를 나타낸다.
제2도는 종래의 LDD형 MISFET에서, 제1도에 나타난 것을 개량한 것을 나타낸 단면도.
제3도는 본 발명의 MISFET의 예를 나타내는 단면도.
제4도는 본 발명의 MISFET의 응용예를 나타내는 단면도.
제5도는 본 발명의 MISFET의 응용예를 나타내는 단면도.
제6도는 본 발명의 MISFET의 응용예를 나타내는 단면도.
제7도는 본 발명의 MISFET의 응용예를 나타내는 단면도.
제8도는 본 발명의 MISFET의 예를 나타내는 단면도.
제9도는 본 발명의 MISFET의 제작방법 예를 나타내는 단면도.
제10도는 본 발명의 MISFET의 제작방법 예를 나타내는 단면도.
본 발명은 미소(微小)한 반도체 장치 및 그 장치를 이용한 반도체 집적회로에 관한 것이다. 이른바, MOS(금속-산화물-반도체)형 또는 MIS(금속-절연물-반도체)형 전계효과형 트랜지스터(이하 본 명세서에서는 이들을 총칭해서 MISFET라고 한다)는 반도체 직접회로(IC)나 대규모 직접회로(LSI 및 초LST)에 없어서는 안되는 기본소자의 하나이다. 소자의 미세화, 고속화에 동반하여, MISFET는 시대에 따라 개량되고, 변화해 왔다.
현재 가장 앞섰다고 할 수 있는 MISFET는 LDD(Lightly doped drain)형 MISFET이다. 제1도에 이 장치의 개략의 구조를 나타낸다. 이 구조를 가지는 MISFET의 특징으로서는, 소스 및 드레인 등의 기판상에 설치된 불순물 영역의 농도가 비교적 연속적으로 변화하고 있기 때문에, 불순물 영역과 채널 영역의 계면(界面)에 큰 전계가 발생하지 않는다고 하는 점이다. 예를들면 제1도에서는 소스전극(7)으로부터 n+도전형의 제1소스(2), n-도전형의 제2 소스영역(3), p-도전형의 채널영역(8), n-도전형의 제2드레인 영역(4), n+도전형의 제1드레인 영역(5), 드레인 전극(6)과 같이 도전형이 미세하게 변화하고 있다. 이 때문에, 채널 영역과 불순물 영역의 계면에 발생하는 전계는 완만해서 이 영역에서 캐리어가 과도하게 가속되어, 반도체나 게이트 절연막에 결함을 형성하는 일이 적고, 때문에, LDD형 MISFET는 종래의 MISFET에 비해 장기간에 걸쳐 사용할 수 있다.
그러나, 제1도에 나타낸 바와 같이 전형적인 LDD형 MISFET에서는, 소자가 미세하게 되면 몇가지 문제가 발생한다. 그 대표적인 것이, 불순물 영역과 게이트 전극의 겹침 및 게이트 절연막 바로 밑에서 불순물 영역간의 전계 집중이다. 전자는 공정상의 문제이다. 통상, 불순물 영역의 형성은 게이트 전극을 마스크로 하고, 자기정합(自己整合)적으로 불순물 이온을 기판에 주입하는 이온주입법으로 행해진다. 따라서, 이상적으로는 게이트 전극과 불순물 영역의 겹침은 있을 수 없는데, 실제로는 불순물 이온은 게이트 전극의 하부에 들어간다. 이 원인은 주로 입사한 불순물 이온의 격자에 의해 2차적으로 산란되기 때문이라고 생각된다. 이 효과는, 입사하는 이온의 에너지와 함께 커지고, 또한, 상대적으로 게이트의 폭, 즉 채널 길이가 짧을수록 현저하다. 이와 같은 전극의 겹침이 있으면, 게이트 전극과 불순물 영역간의 기생용량(寄生容量)이 커지게 되어, MISFET의 동작속도가 저하된다.
후자도 역시 제1도에 나타낸 바와 같은 전형적인 LDD형 MISFET에서는 문제가 된다. 즉 제1도에 나타내고 있는 것과 같은 불순물 영역의 형성에서는 소스와 드레인 사이에 전압이 가해진 경우, 전계가 제2소스 영역의 선단점(A)과 제2드레인 영역의 선단점(B)에 집중되고, 최고로 가속된 캐리어가 이 2점 사이에 달리는 것인데, 그 점 A 및 B는 게이트 절연막의 바로 밑에 있기 때문에, 게이트 절연막이 손상을 입는 일이 적지 않다. 게이트 절연막은 가속된 캐리어에 의한 손상으로, 그 절연막이 전하포획 중심이 되고, 손상정도가 심한 경우에는 게이트 전극에 의해 채널 영역을 통과하는 캐리어를 콘트롤 할 수 없게 된다. 특히 게이트 절연막은 채널 길이에 거의 비례해서 보다 박막화 할 필요가 생기고, 채널 길이가 0.5㎛ 이하의 미세한 MISFET에 있어서는 그 두께는 수 10nm이라고 하는 초박막이고, 원자수준의 결함이라도 MISFET의 특성에 영향을 미친다.
이상의 문제점을 해결하기 위해 고안한 LDD형 MISFET를 제2a도에 나타낸다. 제1도와 달리, 제2 소스영역의 선단점 A 및 제2 드레인 영역의 선단점 B가 게이트 절연막에서 먼 위치에 있고, 따라서, 그 2점에 전계가 집중함으로써 발생하는 게이트 절연막의 손상을 방지하고, 더욱이 제2a도에서 명확히 알수 있듯이 전극과 불순물 영역의 겹침은 있지만, 그 사이에 상당한 거리가 있기 때문에 기생용량은 감소한다.
이와같은 구조의 LDD형 MISFET는 불순물 이온의 주입을 경사지게 행하는 것에 의해 제작된다. 그러나 채널 길이가 0.5㎛ 이하가 되면, 제작상의 곤란으로 높은 수율을 유지할 수 없다. 왜냐하면, 이 같은 구조를 재현 정확히 제작하기에는 이온 주입시의 불순물 이온의 가속에너지를 정밀하게 제어하지 않으면 안되고, 또한 에너지를 갖춘 이온원(源)을 필요로 한다. 그렇지 않으면, 경사지게 입사한 이온이 예상외로 깊이 들어가버려 제2b도와 같이 불순물 영역이 융합되어 버리게 된다. 이와같은 점은 채널 길이가 짧아짐에 따라 현저하게 된다.
결론적으로, 종래의 LDD형 MISFET(제2도에 나타낸 개량형도 포함)는 채널 길이가 0.5㎛ 이하, 특히 0.3㎛ 이하의, 이른바 쿼터미크론(quarter micron)의 MISFET에 사용하는 것은 공업적으로 곤란하다.
본 발명은 위와 같이 종래의 방법으로는 상당히 곤란했던 극히 짧은 채널 길이를 가지고, 실용에서 견디어 낼 수 있는 MISFET를 제안하고, 동시에 그것으로 공업적으로 대량 생산하는 방법을 제안함을 목적으로 한다. 즉, 0.5㎛ 이하의 짧은 채널을 가진 MISFET에 있어서, 앞에서 지적한 게이트 절연막이 가속된 캐리어에 의한 손상을 가능한한 감소시키는 구조를 가지고, 또한 게이트 전극과 불순물 영역의 겹침에 의한 기생용량을 가능한한 감소시키는 구조를 가지는 것을 말한다. 더욱이 그 구조를 가지는 MISFET를 공업적으로 대량 생산하는 방법을 나타낸다.
상기의 문제점(즉, 게이트 절연막의 손상 절감과 기생용량 저감)을 해결하기 위한 본 발명의 기술은, 제3도에 나타낸다. 즉, 기본적으로는 동 도면에 나타낸 바와같이 반도체 기판의 일부가 테이블 형상으로 돌출하고 동시에 그 돌출부분이 실질적으로 게이트 전극과 동일 형상을 가지고, 또한 게이트 전극과 그 돌출 부분이 겹쳐져 있는 점 및 기판 가운데에 소스, 드레인을 구성하는 불순물 영역과 채널 영역의 관계에 있어서, 그 채널 영역의 가장 간격이 좁은 부분(점 A-점 B)이 게이트 절연막에 접하고 있지 않은 점을 특징으로 한다. 특히 채널 영역의 가장 간격이 좁은 부분에 관해서는, 그 부분을 기판면 a-b와 실질적으로 같은 면 또는 그것보다도 밑에 설치함으로써 보다 큰 효과를 얻을 수 있다.
제3도에 나타낸 구조를 가짐으로써, 게이트 절연막이 전계집중에 의해 가속된 캐리어에 의한 손상에서 보호되고, 또한 게이트 전극과 불순물 영역의 겹침에 의한 기생용량이 감소되는 것을 용이하게 추측 확인할 수 있다. 이 기본 구조를 변형함으로써 보다 큰 효과를 얻을 수 있다. 예를들면 제4a도에 나타낸 바와 같이, 불순물 영역의 돌출부분에 있어서 윗면 X 및 Y를 돌출부분의 윗면에 일치시킨다. 또는 실질적으로 일치시킴으로써, 채널 영역의 반전층과 불순물 영역의 접속을 확실하게 할 수 있다. 즉, 제3도에 나타낸 구조에서는 게이트 전극 밑면의 전압이 불충분한 경우, 제4c도에 나타낸 바와같이 게이트 전극에 전압이 걸림으로써 발생하는 반전층과 소스, 드레인 사이의 전기적인 접속이 불충분한 경우가 발생한다. 그러나 제4a도에 나타낸 것과 같은 구조를 가지면, 게이트 전극 밑면의 전압이 불충분한 경우에 있어서도 제4b도에 나타낸 것과 같이 확실하게 반전층과 소스, 드레인의 전기적인 접속이 이루어진다.
실제로는 엄밀히 불순물 영역의 윗면 X, Y를 돌출부분의 윗면에 일치시키는 것은 곤란하며, 제4d도에 나타낸 것과 같이 불순물 영역의 일부가 돌출부분의 면에 밀려나와 게이트 전극과 불순물 영역의 겹침이 발생한다. 그러나 이 경우에 있어서도 종래의 방법보다는 겹침 면적이 적고, 동시에 전계가 가장 높은점 A와 점 B를 연결하는 직선은 게이트 절연막에서 떨어져 있기 때문에 게이트 절연막에 가속된 캐리어에 의해 결함이 형성되는 일이 적다. 따라서 제4도와 같이 불순물 영역이 돌출부분의 면에 일부가 밀려나와 있다고 해도, 종래의 MISFET에 비해 긴 수명의 고속동작이라고 하는 점에서는 뒤떨어지지 않는다.
또한, 제3도에 나타낸 본 발명의 기본구조 또는 제4a도에 나타낸 구조와 종래기술의 LDD구조를 조합하여, 제5도에 나타낸 바와 같은 구조로 해도 된다는 점은 말할 것도 없다.
더욱이 제6도~제8도에 나타낸 바와같이, 돌출부분 이외의 반도체 기판이 경사져 있거나 복수의 단상(段狀)에 형성되어 있어도, 그들은 단순한 설계사항의 변경이고, 기술사상에서 본 발명에 포함되는 것은 자명하다.
다음으로 상술한 구조를 가지는 MISFET를 제작하는 방법에 대해 기술한다. 제9a도에 나타낸 바와 같이 반도체 기판(901)위에 얇은 절연막(902)과 반도체피막 또는 금속피막(903)을 적층한다. 절연막(902)의 일부는 후에 게이트 절연막으로서, 또한 반도체 피막 혹은 금속피막(903)의 일부는 후에 게이트 전극으로서 기능하기 때문에 각각의 용도에 따른 재료와 두께를 선택하지 않으면 안된다. 전형적으로는, 절연막(902)의 재료로서는 산화규소, 질화규소, 인유리, 붕소유리, 산화 알루미늄, 다이아몬드, 비정질탄소 및 그들의 적층막 또는 혼합막들이 이용되고, 그 두께는 전형적으로 2nm~100nm이다. 또한, 반도체 피막 또는 금속피막(903)의 재료로는 전형적으로는 규소, 게르마늄, 비화(砒化) 갈륨(gallium)등의 반도체 재료, 또는 몰리브덴, 텅스텐 등의 금속, 더욱이 규화몰리브덴, 규화 텅스텐 등의 규화물, 탄화 몰리브덴, 탄화 텅스텐 등의 탄화물이 이용되고, 그 전형적인 두께는 10nm~10㎛이다. 반도체 피막 또는 금속피막(903)위에 다른 종류의 금속피막이나 반도체 피막을 적층시켜도 된다.
다음으로 공지(公知)의 이방성 에칭법에 의해, 게이트 전극이 되기 위한 부분을 남기고 반도체 피막 또는 금속피막(903) 및 절연막(902)을 제거하고, 다시 반도체 기판(901)도 일부 제거한다. 이때 에칭되는 반도체 기판(901)의 깊이는 전형적으로 10nm~1㎛이지만, 그 깊이는 나중의 불순물 확산 공정이나 MISFET소자의 크기등을 고려해서 결정되어야 하는 것으로, 반드시 이 수치 범위내가 아니면 안되는 것은 아니다. 이 에칭공정은 기판에 대해 수직으로 행해질 필요가 있다. 즉, 에칭공정에 의해 잔존한 면은 기판에 대해 수직일 필요가 있다.
마지막으로, 이렇게 해서 형성된 기판 및 게이트 전극에 불순물 원소의 이온을 수직으로 주입한다. 이 공정에 의해 앞에 서술한 불순물 이온의 산란 등의 이유에 의해 제9c도에 나타낸 것과 같이, 불순물 영역(904)이 형성된다.
이상의 공정에 의해 제3도에 나타낸 본 발명의 기본구조를 얻을 수 있다. 이 상태에서 다시 이방성 에칭을 행하고, 여기에 불순물 이온을 주입해 제9d도와 같은 복잡한 형상을 가지는 불순물 영역(905)을 형성할 수 있다.
이하에 실시예를 나타내고 보다 상세하게 본 발명을 설명한다.
[실시예]
본 실시예의 공정은 제10도에 나타내고 있다. P형 단결정 규소기판(100면, 저항율 10Ω·cm)(1001)위에 감압 CVD법에 의해, 산화규소막(두께 30nm)(1002)과 그 위에 질화 규소막(두께 100nm)(1003)을 형성한다. 다시 그 위에 포토레지스터(1004)를 도포, 노광(露光)시킨 후, 공지의 드라이 에칭법에 의해 포토레지스터가 제거된 부분의 질화 규소막 및 그 밑의 산화 규소막을 선택적으로 제거한다. 이렇게 하여 제10a도를 얻는다.
다음으로 포토레지스터를 마스크로서 기판(1001)위에 선택적으로 붕소 이온을 주입한다. 이때의 붕소 이온의 도즈량은 1㎠당 1013개이다. 그후 습식산화법에 의해 질화 규소막이 제거된 부분을 산화하고, 두께 약 800nm의 산화규소막(1005)를 형성한다. 또한 이때, 먼저 주입된 붕소 이온은 기판중에 확산되고, 채널스톱퍼(1006)를 형성한다. 이와같이 하여 제10b도를 얻는다. 다음으로 앞에서 형성한 산화규소막(1002) 및 질화규소막(1003)을 제거하고, 기판(1001) 표면을 노출시켜, 이 부분에 건식산화법에 의해 산화규소막(두께 15nm)(1007)을 형성한다. 다시 이 산화규소막을 통해서, 표면의 얇은 부분에 붕소이온을 주입한다. 이때 붕소이온의 도즈량은 1㎠당 1012개이다. 이와같이 하여 제10c도를 얻는다.
그후, 공지의 감압 CVD법에 의해 다결정 규소막(두께 300nm)을 쌓는다. 그 다결정 규소막은 도전성을 양호하게 하기 위해 인을 1㎠당 1021개 정도 첨가되어 있다. 여기에 포토레지스터를 도포하고, 공지의 리소그래피법 및 공지의 이방성 에칭법에 의해 다결정 규소막 및 산화규소막(1007) 및 기판(1001)의 일부를 선택적으로 제거한다. 여기에서 이방성 에칭은, 평행평판형 반응조에서, 한쪽의 평판 전극면 위에 기판을 놓고, 피(被)에칭 면을 노출하여 사염화탄소를 포함한 수소가스(압력 200m Torr)를 반응조내에 넣고, 13.56MHz의 고주파 전력을 전극간에 가함으로써 반응조내에 플라즈마를 발생시켜 행한다. 이때 기판의 장치된 전극에는 부(-) 전압을 가할 필요가 있다. 이렇게 하여 우선 다결정 규소막을 에칭한다. 다결정 규소막이 에칭된 후, 고주파 전력을 끓고, 반응조내의 가스를 배기하고 새로이 사플루오르화 탄소를 포함하는 수소가스(200m Torr)을 반응조에 넣고, 앞에서 언급한 방법과 동일하게 산화규소막(1007)을 선택적으로 에칭한다. 산화규소막(1007)의 에칭이 종료된 후, 반응조내의 가스를 배기하고 다시 사염화 탄소를 포함하는 수소 가스(압력 200m Torr)를 반옹조내에 넣고, 상술한 방법에 의해 기판(1001)을 선택적으로 에칭한다. 에칭은 깊이 50nm까지 진행된 시점에서 끝낸다. 이상의 공정을 거침으로서 기판상에 게이트 전극(1008) 및 그 밑에 돌출한 영역(1009)를 형성할 수 있다. 이때의 게이트 전극의 폭(채널 길이)은 500nm이다. 이와같이 하여 제10d도를 얻는다.
또한 비소(砒素)이온(도즈량은 1㎠당 약 1016개)을 게이트 전극(1008)을 마스크로 기판상에 주입하고 1000℃에서 60분 어닐하여 불순물을 열확산시켜 소스(1010) 및 드레인(1011)을 형성한다. 이들 공정을 거침으로써 소스 및 드레인의 일부는 게이트 전극 밑에 들어가고, 본 발명의 특징적인 형상을 나타낸다. 그후 인유리(PSG)(1012)를 두께 약 500nm으로 쌓는다. 마지막으로 공지의 에칭 기술에 의해 PSG에 전극형성용 구멍을 뚫고, 알루미늄 막을 형성한후 선택적으로 이것을 제거하여 소스, 드레인 전극(1013) 및 (1014)를 형성한다. 이와같이 하여 제10e도를 얻는다.
이상과 같이하여 본 발명 MISFET가 제작된다.
본 발명에 의해 MISFET는, 종래의 LDD형 MISFET와 동등 또는 그것을 능가하고, 고신뢰성과 긴수명을 가지는 MISFET이며, 당연히 종래의 LDD형이 아닌 MISFET보다도 고신뢰성과 긴 수명을 갖는다. 또한 실시예 등에서 보아 명확한 바와같이 그 제작방법은 종래의 LDD형이 아닌 MISFET와 동등하고, 사용하는 마스크의 갯수는 기본적으로는 같다. 이상의 것으로 명확하듯이 본 발명은 공업상 유익한 발명이라고 할 수 있다.
Claims (31)
- 돌출부분의 상부표면이 제1 레벨에 해당하고 기판의 상부표면이 제1레벨과 다른 제2레벨에 해당하는 하나의 도전형을 제공하도록 불순물로 도핑되고 기판의 표면으로부터 연장하는 상기 돌출부분을 갖는 상기 기판 ; 상기 돌출부분상에 제공되며, 게이트 절연막을 사이에 갖는 상기 돌출부분과 실제로 정합된 게이트 전극 ; 상기 기판내에 제공된 소오스 및 드레인 반도체영역 ; 및 상기 게이트 절연막으로부터 아래로 간격져 상기 기판내의 상기 소오스 및 드레인 영역 사이에 위치된 채널을 포함하고, 상기 채널을 포함하는 상기 기판의 상부부분이 상기 제2레벨 아래의 레벨에 상기 기판과 동일한 도전형의 불순물로 예정된 농도까지 도핑되며 이로써 상기 기판의 상부부분에서의 상기 예정된 불순물의 농도가 상기 기판의 나머지에서의 농도보다 더 큰 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 게이트전극의 측표면이 상기 돌출부분의 적어도 하나의 측표면과 실제로 공동연장하는 절연게이트형 전계효과 트랜지스터.
- 제2항에 있어서, 상기 돌출부분이 대략 수직으로 상기 기판으로부터 돌출되는 절연게이트형 전계효과 트랜지스터.
- 돌출부분을 갖는 기판 ; 상기 돌출부분상에 제공되며 게이트 절연막을 사이에 갖는 게이트 전극 ; 상기 기판내에 제공된 소오스 및 드레인 반도체 영역 ; 및 상기 소오스 및 드레인 영역 사이에, 상기 게이트 전극 아래의 상기 기판내에 위치된 채널을 포함하고, 상기 소오스 및 드레인 영역의 마주보는 면이 구부러져 서로 가장 가까운 각각의 소오스 및 드레인 부분과 최상부인 다른 각각의 소오스 및 드레인 부분이 만들어지며, 상기 소오스 및 드레인 영역의 상기 가장 가까운 부분은 상기 소오스 및 드레인 영역중 상기 최상부 아래에 위치되는 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 게이트절연막의 두께가 2nm 내지 100nm인 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 기판이 실리콘을 포함하는 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 소오스 및 드레인 영역이 상기 게이트 절연막에 인접해 있는 절연게이트형 전계효과 트랜지스터.
- 반도체 기판상에 절연막을 형성하는 단계 ; 상기 절연막상에 도전성막을 형성하는 단계 ; 상기 도전성막과 상기 절연막과 상기 반도체기판을 상기 기판의 상부표면으로부터 일정 깊이로 선택적으로 제거하여, 게이트 절연막으로 상기 절연막의 나머지 부분을 사이에 갖는, 상기 도전성막으로부터 제조된 게이트 전극 및 상기 기판의 돌출부분을 형성하고 상기 돌출부분이 상기 게이트 전극과 정합되는 단계 ; 및 마스크로서 상기 게이트 전극을 이용하여 상기반도체 기판내로 불순물을 도입함으로써 소오스 및 드레인 반도체영역을 형성하는 단계를 포함하는 절연게이트형 전계효과 트랜지스터의 형성방법.
- 제4항에 있어서, 상기 소오스 및 드레인 영역이 상기 게이트 절연막과 접촉되어 있는 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 기판이 실리콘을 포함하는 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 게이트 절연막의 두께가 2nm 내지 100nm인 절연게이트형 전계효과 트랜지스터.
- 제8항에 있어서, 상기 깊이가 10nm 내지 1㎛인 절연게이트형 전계효과 트랜지스터의 형성방법.
- 제8항에 있어서, 상기 제거 단계가, 게이트 전극을 형성하기 위해 상기 도전성막을 선택적으로 제거하고 다음에 마스크로서의 상기 게이트 전극에 실제로 수직인 상기 반도체 기판과 상기 절연막을 제거함으로써 수행되는 절연게이트형 전계효과 트랜지스터.
- 제13항에 있어서, 상기 소오스 및 드레인 반도체 영역 형성 단계 후에 마스크로서 상기 게이트 전극을 이용하여 상기 기판을 다시 제거하는 단계 ; 및 상기 소오스 및 드레인 반도체 영역 형성 단계후의 상기 제거 단계후에 마스크로서 상기 게이트 전극을 이용하여 상기 반도체 기판내로 불순물을 도입함으로써 상기 소오스 및 드레인 반도체 영역을 재-형성하는 단계를 추가로 포함하는 절연게이트형 전계효과 트랜지스터.
- 제8항에 있어서, 상기 제거단계가 이방성 에칭에 의해 수행되는 절연게이트형 전계효과 트랜지스터.
- 제14항에 있어서, 상기 소오스 및 드레인 반도체 영역 형성 단계 후의 상기 제거 단계가 이방성 에칭에 의해 수행되는 절연게이트형 전계효과 트랜지스터.
- 제8항에 있어서, 상기 도전성막이 반도체막 및/또는 금속막을 포함하는 절연게이트형 전계효과 트랜지스터.
- 제14항에 있어서, 상기 도전성막이 반도체막 및/또는 금속막을 포함하는 절연게이트형 전계효과 트랜지스터.
- 제8항에 있어서, 상기 불순물의 도입이 이온주입에 의해 수행되는 절연게이트형 전계효과 트랜지스터.
- 제19항에 있어서, 상기 불순물이 상기 기판에 직각방향으로 상기 반도체 기판내로 주입되는 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 기판이 P-형 도전성을 갖는 단결정성 반도체인 절연게이트형 전계효과 트랜지스터.
- 제21항에 있어서, 상기 불순물이 붕소인 절연게이트형 전계효과 트랜지스터.
- 제1항에 있어서, 상기 돌출부분의 높이가 10nm 내지 1㎛인 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 돌출부분의 높이가 10nm 내지 1㎛인 절연게이트형 전계효과 트랜지스터.
- 돌출부분은 표면에 갖는 기판 ; 상기 돌출부분상에 제공되며, 게이트 절연막을 사이에 갖는 상기 돌출부분과 실제로 정합되는 게이트 전극 ; 상기 기판내에 제공된 소오스 및 드레인 반도체 영역 ; 및 상기 소오스 및 드레인 영역 사이에, 상기 게이트 절연막 아래의 상기 기판내에 위치된 채널을 포함하고, 상기 소오스 및 드레인 영역이 상기 게이트 절연막으로부터 간격져 있는 절연게이트형 전계효과 트랜지스터.
- 제25항에 있어서, 상기 돌출부분의 높이가 10nm 내지 1㎛인 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 소오스 및 드레인 영역이 상기 게이트 절연막을 접촉하는 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 소오스 및 드레인 영역이 상기 게이트 절연막으로부터 간격져 있는 절연게이트형 전계효과 트랜지스터.
- 제4항에 있어서, 상기 채널이 기판으로부터 간격져 있는 절연게이트형 전계효과 트랜지스터.
- 제25항에 있어서, 상기 채널이 상기 게이트 절연막으로부터 간격져 있는 절연게이트형 전계효과 트랜지스터.
- 불순물로 도핑되어 하나의 도전형을 제공하고 기판의 표면으로부터 연장하는 돌출부분을 갖는 기판 ; 돌출부분상에 제공되며 게이트 절연층을 사이에 갖는 게이트 전극 ; 소오스 및 드레인 반도체 영역이 게이트 절연층으로부터 떨어져 간격진 기판내에 제공된 소오스 및 드레인 반도체 영역 ; 소오스 및 드레인 영역 사이에, 게이트 절연막으로부터 아래로 간격진 기판내에 위치된 채널을 포함하고, 상기 채널을 포함하는 기판의 상부 부분이 기판과 동일한 도전형의 불순물로 예정된 농도까지 도핑되어 이로써 상기 기판의 상부부분에서의 예정된 불순물 농도가 상기 기판의 나머지에서의 농도보다 더 큰 절연게이트형 전계효과 트랜지스터.
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1991
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| KR930015070A (ko) | 1993-07-23 |
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