KR930020737A - 전계효과 트랜지스터 및 그 제조방법 - Google Patents
전계효과 트랜지스터 및 그 제조방법 Download PDFInfo
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Abstract
이 발명은 전계효과 트랜지스터에 관한 것으로, 절연막이 형성된 반절연성 반도체 기판위에 결정방향에 따른 결정성장 특서을 이용하여, 소스, 드레인 영역을 역경사면을 갖게 형성하고, 이 소스, 드레인 영역의 역경사면에 의해 형성된 보이드의 상부에 채널층 및 게이트 전극을 자기정렬로 형성하여 보이드에 의해 채널과 반도체 기판을 전기적으로 분리되게 하여, 누설전류및 백게이트 효과를 방지하고, 미스 얼라인 없는 게이트 전극을 형성, 유효 게이트 길이 및 게이트 저항 감소로 고속의 전계효과 트랜지스터를 실현할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 이 발명의 실시예에 따른 금속-반도체 전계효과 트랜지스터의 제조공정이다.
Claims (18)
- 반절연성 화합물 반도체 기판과, 상기 반도체 기판위에 주플레이트와 소정각을 갖게 형성된 절연막과, 상기 반도체 기판위에 상부가 열려 소정의 첨점간격을 가진 역경사면의 보이드를 구비하고이 보이드에 의해 분리형성된 제1반도체층과, 상기 보이드의 역경사면과 상기 반도체층위에 형성된 제2반도체층과, 상기 제2반도체층 위에 형성된 게이트 전극과, 상기 게이트 전극을 사이에 두고 상기 제1반도체층 위에 형성된 소스 및 드레인 전극으로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 상기 반절연성 화합물 반도체 기판은 GaAs, InP또는 GaP 중 어느 하나로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 상기 반도체 기판은 결정면이 (100),(010) 또는 (001)중 어느 하나로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 상기 절연막은 주플레이트와 20~30°의 각도를 갖게 형성된 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 상기 제1반도체층은 n+형 GaAs층인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 상기 제2반도체층은 n형 GaAs층인 것을 특징으로 하는 전계효과 트랜지스터.
- 제1항에 있어서, 상기 제1반도체층은 소스, 드레인 영역으로, 제2반도체층은 채널층으로 작용함을 특징으로 하는 전계효과 트랜지스터.
- 반절연성 화합물 반도체 기판 위에 주플레이트와 소정각을 갖도록 절연막을 형성하는 제1공정과, 상기 절연막을 마스크로 상기 반도체 기판 위에 선택적 에피텍시를 실시하여 절연막 위에 형성되는 보이드에 의해 분리되도록 제1반도체층을 형성하는 제2공정과, 상기 제1반도체층 위에 제1개구부를 갖는 질화막 및 산화막을 차례로 형성하는 제3공정과, 상기 제1개구부를 통하여 상기 산화막 아래의 질화막을 에칭하여 상기 제1개구부 보다 더 넓게 제2개구부를 형성하는 제4공정과, 상기 제1반도체층이 이루는 역경사면의 전면을 에피텍시하여 상기 역경사면의 표면 및 제2개구부 내에 완전히 채워지게 제2반도체 층을 형성하는 제5공정과, 상기 제1개구부를 통해 노출되어 있는 상기 제2반도체층 및 산화막 위에 금속을 증착하고 패터닝하여 게이트 전극을 형성하는 제6공정과, 상기 질화막 및 산화막을 제거하고 그 결과적 구조상에 금속을 증착하여 및 사기 게이트 전극 양측의 제1반도체층 위에소스, 드레인 전극을 형성하는 제7공정을 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 절연막은 주플레이트와 20~30°의 각도를 갖게 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 절연막은 선택 에피텍시 공정시 마스크로 작용하는 SiO2막 또는 Si3N4중 어느 하나로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 제1반도체층 및 제2반도체층은 MBE 또는 MOCVD중 어느 한가지 방법으로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 보이드는 상기 제1반도체층 형성시 이루어지며, 이 보이드의 상부는 첨점간격을 갖게 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제12항에 있어서, 상기 침전간격은 0.5~1.5㎛로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 산화막 및 질화막은 스퍼터링법으로 연속 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항 또는 제14항에 있어서, 상기 질화막의 두께는 0.1~0.3㎛로 형성되는 것을 특징으로 하는 전계효과트랜지스터의 제조방법.
- 제8항에 있어서, 상기 제2개구부의 형성은 상기 산화막과 질화막이 충분한 에칭 선택비를 갖는 상태에서 등방성 건식식각방법으로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항 또는 제10항에 있어서,상기 제2개구부의 에칭 폭은 양쪽으로 0.1-0.3㎛으로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 제1개구부의 전체 폭이 상기 보이드의 첨점간격과 동일하게 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004436A KR930020737A (ko) | 1992-03-18 | 1992-03-18 | 전계효과 트랜지스터 및 그 제조방법 |
| US08/033,745 US5336626A (en) | 1992-03-18 | 1993-03-18 | Method of manufacturing a MESFET with an epitaxial void |
| JP5059078A JPH0817186B2 (ja) | 1992-03-18 | 1993-03-18 | 電界効果トランジスタの製造方法 |
| US08/223,781 US5397907A (en) | 1992-03-18 | 1994-04-06 | Field effect transistor and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920004436A KR930020737A (ko) | 1992-03-18 | 1992-03-18 | 전계효과 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930020737A true KR930020737A (ko) | 1993-10-20 |
Family
ID=67257033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920004436A KR930020737A (ko) | 1992-03-18 | 1992-03-18 | 전계효과 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930020737A (ko) |
-
1992
- 1992-03-18 KR KR1019920004436A patent/KR930020737A/ko not_active Application Discontinuation
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