KR100683085B1 - 반도체 스위치 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

화합물 반도체 스위치 회로 장치에서는 고주파 신호가 몰드 수지를 통하여 누설되어, 아이솔레이션의 악화를 야기하였다.
FET 주위에 포스트를 형성하고, 포스트에 지지된 실드 메탈을 FET 위에 형성한다. FET와 실드 메탈의 이격 거리가 작기 때문에 통상의 수지 몰드를 실시하면, 그 공간에 수지가 들어가지 못하여, FET 위가 중공(中空)이 된다. 즉, FET과 수지는 실드 메탈에 의해 차폐되어, FET의 IN-OUT 사이는 유전율이 높은 공기로 차폐되기 때문에, 고주파 신호의 누설을 방지할 수 있다.
반도체 기판, FET, DC 전위, 포스트, 중공(中空)

Description

반도체 스위치 회로 장치 및 그 제조 방법{SEMICONDUCTOR SWITCHING CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명을 설명하기 위한 평면도.
도 2는 본 발명을 설명하기 위한 단면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 평면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 9는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 10은 종래 기술을 설명하기 위한 (a) 단면도, (b) 회로도.
도 11은 종래 기술을 설명하기 위한 평면도.
도 12는 종래 기술을 설명하기 위한 (a) 평면도, (b) 단면도.
도 13은 종래 기술을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : GaAs 기판
2 : N형의 채널 영역
3 : 게이트 전극
4 : 소스 전극
5 : 드레인 전극
10 : 오믹 금속층
11 : 기판
12 : 채널 영역
30 : 패드 금속층
20 : 게이트 금속층
17 : 게이트 전극
18 : 소스 영역
19 : 드레인 영역
본 발명은 고주파 스위칭 용도에 이용되는 반도체 스위치 회로 장치 및 그 제조 방법에 관한 것으로, 특히 고주파의 아이솔레이션을 향상시키는 반도체 스위치 회로 장치 및 그 제조 방법에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는 ㎓대의 마이크로파를 사용하는 경우가 많고, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들의 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 특개평 9-181642호). 그 소자로서는 고주파를 다루기 때문에 칼륨비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라 함)를 사용하는 경우가 많고, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다. 여기서는, 반도체 스위치 회로 장치로서 화합물 반도체 스위치 회로 장치를 예로 들어 설명한다.
도 10의 (a)는 GaAs MESFET의 단면도를 나타내고 있다. 비도핑의 GaAs 기판(1)의 표면 부분에 N형 불순물을 도핑하여 N형의 채널 영역(2)을 형성하고, 채널 영역(2) 표면에 쇼트키 접촉하는 게이트 전극(3)을 배치하고, 게이트 전극(3)의 양측에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극(4, 5)을 배치한 것이다. 이 트랜지스터는 게이트 전극(3) 전위에 의해 바로 아래의 채널 영역(2) 내에 공핍층을 형성하고, 이로써 소스 전극(4)과 드레인 전극(5) 사이의 채널 전류를 제어하는 것이다.
도 10의 (b)는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)로 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로도를 나타내고 있다.
제1 및 제2 FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 개재하여 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호로, H 레벨의 신호가 인가된 FET가 ON하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 11은 도 10에 도시하는 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 나타내고 있다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자, 출력 단자, 제어 단자에 대응하는 각각의 전극 패드 INPad, OUT1Pad, OUT2Pad, Ctl-1 Pad, Ctl-2 Pad가 기판의 주변에 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 기판에 오믹에 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 11에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 12의 (a)에 도 11에 도시한 FET1의 부분을 확대한 평면도를 도시한다. 이 도면에서, 일점쇄선으로 둘러싸인 장방형의 영역이 기판(11)에 형성되는 채널 영역(12)이다. 좌측으로부터 연장된 빗살모양의 제3층째의 패드 금속층(30)이 출력 단자 OUT1에 접속되는 소스 전극(13)(혹은 드레인 전극)으로, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14)(혹은 드레인 전극)이 있다. 또한 우측으로부터 연장된 빗살 모양의 제3층째의 패드 금속층(30)이 공통 입력 단자 IN에 접속되는 드레인 전극(15)(혹은 소스 전극)으로, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물린 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 상에 빗살 무늬 형상으로 배치되어 있다.
도 12의 (b)에 이 FET의 일부 단면도를 도시한다. 기판(11)에는 n형의 채널 영역(12)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 형성되고, 채널 영역(12)에는 게이트 전극(17)이 형성되고, 고농도 영역에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 형성된다. 또한 이 위에 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 형성되고, 각 소자의 배선 등을 행하고 있다.
또한, 도 13에는 상기한 반도체 칩을 패키지한 단면 구조를 도시한다. 도 13의 (a)는 패키지 단면도, 도 13의 (b)는 패키지 후의 FET의 일부를 확대, 개략화한 단면도이다. FET부의 상세한 구조는 도 12의 (b)와 마찬가지이다. 각 단자가 되는 전극 패드 상을 제외한 칩 전면에는 보호막으로서 질화막(50)이 형성된다. 스위치 소자가 형성된 화합물 반도체 칩(63)이 리드(62)의 아일런드 상에 도전 페이스트(65) 등에 의해 고착 실장되며, 화합물 반도체 칩(63)의 각 전극 패드와 리드(62)가 본딩 와이어(64)로 접속된다. 반도체 칩(63)의 주변 부분은 몰드 금형의 형상에 일치한 수지층(80)으로 피복되며, 수지층(80) 외부에 리드(62)의 선단 부분이 도출된다.
현재에는, 보다 고밀도의 정보의 전송을 가능하게 하는 무선 네트워크를 구축하기 위해서, 종래의 2.4㎓대에서 5㎓대로, 보다 높은 주파대를 위한 제품의 요구가 높아지고 있다. 그러나, 상기한 종래 구조의 화합물 반도체 스위치 회로 장치를 높은 주파수에서 사용하고자 하면 설계치보다도 아이솔레이션이 악화된다는 것을 알 수 있었다. 도 11, 도 12와 같이 FET는 게이트 전극(17)을 사이에 두고, 신호의 입력 및 출력으로 되는 소스 전극(13)과 드레인 전극(15)이 빗살 무늬 형상으로 배치되어 있다. 예를 들면, FET1이 ON일 때, FET2는 OFF가 되고, FET2에 입력되는 고주파 신호는 FET2의 소스-드레인 전극 사이 즉 IN-OUT 사이에서 차단되고, 통과하지 않는다고 생각한다. 그러나, 실제로는 이 소스-드레인 전극 간, 즉 신호의 IN-OUT 사이는 미세 패턴으로 형성되어 있다. 즉, OFF측 FET(FET2)의 IN-OUT 간에 몰드 수지층(80)을 통하여 고주파 신호가 누설되기 때문에, 설계치보다도 아이솔레이션이 악화된다고 생각된다.
이 고주파 신호의 누설은 2.4㎓대 무선 LAN, Bluetooth 용도 등, 2.4㎓ 정도인 주파수에서는 그다지 문제가 되지 않는다. 그러나, 금후 기대되는 5㎓ 이상의 고주파대에 있어서는 아이솔레이션의 악화가 큰 문제가 된다.
본 발명은 상술한 여러 사정에 감안하여 이루어진 것으로, 반도체 기판 표면 에 소스 전극, 게이트 전극 및 드레인 전극을 형성한 적어도 하나의 FET와, 상기 FET의 소스 전극 또는 드레인 전극에 접속하는 적어도 하나의 입력 단자, 상기 FET의 드레인 전극 또는 소스 전극에 접속하는 적어도 하나의 출력 단자 및 상기 FET에 DC 전위를 인가하는 단자와 각각 대응하는 전극 패드로 이루어지는 반도체 스위치 회로 장치로서, 상기 FET의 주위에 형성한 포스트와, 상기 포스트에 지지되며, 적어도 상기 FET 위를 덮는 금속층과, 상기 FET가 집적화된 칩을 피복하는 수지층을 구비하는 것을 특징으로 하는 것이다.
또한, 반도체 기판 상에 채널 영역, 소스 영역 및 드레인 영역을 갖는 FET를 형성하고, 상기 FET와 접속하는 입력 단자, 출력 단자 및 DC 전위를 인가하는 단자와 각각 대응하는 전극 패드를 형성하는 반도체 스위치 회로 장치의 제조 방법으로서, 상기 FET 주위에 포스트를 형성하고, 상기 포스트에 지지되고 적어도 상기 FET 위를 덮는 금속층을 형성하는 공정과, 상기 FET가 집적화된 칩을 수지층에 의해 피복하는 공정을 포함하는 것을 특징으로 하는 것이다.
<발명의 실시 형태>
이하에 본 발명의 반도체 스위치 회로 장치의 실시 형태에 대하여 도 1 내지 도 9를 참조하여 화합물 반도체 스위치 회로 장치를 예로 들어 설명한다.
도 1에, 본 발명의 제1 실시 형태인 화합물 반도체 칩의 일례를 나타내고 있다. 이것은 도 11에 도시하는 레이아웃의 칩 위에 실드 메탈을 배치하는 구조로 되어 있다. 또한, 회로도는 도 10의 (b)와 마찬가지로, FET의 확대도 및 단면도는 각각 도 12의 (a), 도 12의 (b)와 마찬가지이므로 설명을 생략한다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자, 출력 단자, 제어 단자에 대응하는 각각의 전극 패드 INPad, OUT1Pad, OUT2Pad, Ctl-1Pad, Ctl-2Pad가 기판의 주변에 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)으로, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 1에서는 패드 금속층과 중첩되기 때문에 도시되지 않았다.
FET의 주위에는 패시베이션막으로서 전면에 형성된 질화막을 일부 제거하여 GaAs를 노출시키고, 복수의 포스트(71)를 형성한다. 또한 포스트(71)에 지지된 실드 메탈(70)을 형성한다. 실드 메탈(70)은 FET 위 전면을 실질적으로 덮도록 형성되고, FET 위에 복수의 구멍을 형성한다. 이 구멍은 구체적으로는 폭 2㎛∼5㎛ 정도, 길이가 15㎛ 정도인 슬릿(90)으로, 실드 메탈(70) 위에 균등하게 배치된다.
후술하지만, 이 슬릿(90)은 실드 메탈(70)에 의한 중공 구조를 실현하기 위한 레지스트 제거 공정에서 레지스트 제거액의 통로가 된다. 즉, 실드 메탈 아래의 레지스트 잔류를 없애기 위해, 레지스트 제거액이 통과할 수 있는 크기이며, 또한 수지 몰드가 들어가지 못하는 크기이면, 상기한 크기에 한하지 않고, 슬릿수도 도면에 도시하는 것에 한하지 않는다. 또한 구멍의 형상도 슬릿이 아니어도 된다. 각 전극 패드부는 질화막을 제거하여 본딩 와이어가 압착된다.
도 2에는 도 1의 칩을 수지 몰드한 단면도를 도시한다. 도 2의 (a)는 패키지 단면도이고, 도 2의 (b)는 FET부를 확대한 단면도이다.
도 2의 (a)와 같이, FET(72)를 갖는 스위치 소자가 형성된 화합물 반도체 칩(63)이 리드(62)의 아일런드 위에 도전 페이스트(65) 등에 의해 고착 실장되며, 화합물 반도체 칩(63)의 각 전극 패드와 리드(62)가 본딩 와이어(64)로 접속된다. 반도체 칩(63)의 주변 부분은 몰드 금형의 형상에 일치한 수지층(80)으로 피복되어, 수지층(80)의 외부로 리드(62)의 선단 부분이 도출된다.
실드 메탈(70)은 FET(72)의 주위에 복수 형성된 포스트(71)에 의해 지지되고, FET(72) 위 전면에 형성된다. 포스트(71)와 실드 메탈(70)은 일체로 형성되며, 실드 메탈(70)은 2㎛∼7㎛ 정도의 금 도금층으로 이루어지고, FET(72)와 실드 메탈(70)은 1∼2㎛ 정도인 거리로 이격된다.
칩(63) 및 리드(62)는 기지의 방법으로 수지 몰드되지만, FET(72)와 실드 메탈(70)의 이격 거리가 작기 때문에, 이 부분에는 수지가 들어가지 못한다. 또한, 실드 메탈(70)에는 레지스트 잔류를 방지하기 위해 슬릿(90)이 형성되어 있지만, 본 실시 형태와 같이 2㎛∼5㎛의 폭이면 여기에 수지가 들어가지 못한다. 즉, 도면과 같이, FET(72)와 실드 메탈(70) 사이는 중공부(60)가 되기 때문에, 고주파 신호가 통과하는 FET 표면이 중공이 되는 패키지 구조를 실현할 수 있다.
도 2의 (b)는 상기한 칩을 개략적으로 도시한 단면도이다. 또한, FET의 상세한 구조는 도 11의 (b)와 마찬가지이다. 입력측이 되는 소스 전극(13)(또는 드 레인 전극(15))과 출력측이 되는 드레인 전극(15)(또는 소스 전극(13)) 간에 게이트 전극(17)이 배치되어 있으며, 실제로는 이들이 복수조 집적화되어 하나의 FET(72)를 형성하고 있다. 본 발명의 구조에 있어서는, 이들 FET(72) 위에 포스트(71)로 지지된 실드 메탈(70)이 배치되며, 실드 메탈(70)의 외측이 수지층(80)에 의해 피복되기 때문에, FET(72) 표면이 중공부(60)가 된다.
본 실시 형태에서는 FET(72) 표면과 실드 메탈(70)의 거리는 수지층이 들어가지 못할 정도로 이격하여 형성된다. 구체적으로는 이 이격 거리는 1∼2㎛ 정도로, 이 두께라면 주위를 트랜스퍼 몰드 등에 의해 수지층(80)으로 피복하여도, FET(72) 위에 수지가 들어가지 못한다. 또한, 슬릿(90)도 2㎛∼5㎛이기 때문에 여기에 수지가 들어가지 못하여, FET(72)와 실드 메탈(70) 간에 중공부(60)가 생긴다. 즉, 도면과 같이, 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)과 수지층(80)은 실드 메탈(70)에 의해 실질적으로 차폐되어 있으며, 또한 FET 위에는 중공이 되기 때문에, OFF측 FET의 소스-드레인 전극 간 즉 IN-OUT 사이를 비유전율이 낮은 공기로 차단하게 된다. 따라서, OFF측 FET에 입력되는 고주파 신호 중, 몰드 수지층(80)을 개재하여 출력측에 누설되는 신호를, 거의 차폐할 수 있다.
또한, 패키지 구조로서, 펀칭 프레임에 의한 리드와 트랜스퍼 몰드를 예에 설명하였지만, 절연 기판 상에 도전 패턴을 형성하여 일괄 몰드하는 칩 사이즈 패키지 구조에 있어서도, 마찬가지로 실시할 수 있다.
상술한 바와 같이 본 실시 형태는 포스트(71)로 지지한 실드 메탈(70)에 의해, FET(72) 위에 중공부(60)를 형성하고, 스위치 소자의 IN-OUT 사이에서 누설되 는 고주파 신호를 방지하는 것이다. 즉, 상기한 실시 형태에서는 1개의 공통 입력 단자와 2개의 FET, 2개의 OUT 단자로 이루어지는 SPDT 스위치를 예에 설명하였지만, 분로(shunt)가 있는 SPDT, 복수의 FET를 직렬로 접속한 하이 파워용 SPDT, 입력 단자가 2개이고 출력 단자가 2개인 DPDT 등의 스위치 회로 장치나 GND 단자나 전원 단자를 갖는 스위치 회로 장치도 마찬가지로 실시할 수 있다. 또한, 하이 파워 용도의 멀티 게이트 구조 FET를 사용한 스위치 회로 장치, 및 비대칭 SPDT, SPST, SP3T, SP4T 등, 모든 스위치 회로 장치에서 실현할 수 있다.
여기서, 도 3을 이용하여 포스트(71)의 형성 위치에 대하여 설명한다. 포스트(71)는 실드 메탈(70)이 충분히 지지될 수 있도록, FET(72)의 주위에 복수개 형성한다. 본 실시 형태에서는 포스트(71)는 GaAs 기판을 노출시켜 형성하기 때문에, 스위치 회로 소자의 다른 구성 부품이 배치되지 않으면 도 1의 위치에 한정하지 않고 어디에 형성하든 상관없다.
그러나 포스트(71)가 비도핑의 GaAs 기판에 그대로 접속된 구조인 경우, 포스트(71)와 포스트(71)에 인접하는 스위치 회로 장치를 구성하는 소자(101)(예를 들면, FET의 드레인 영역 등)와의 거리를 20㎛이상 확보할 필요가 있다. 이것은 포스트(71)와 소자(101)와의 전위차에 의해 발생하는 공핍층이 서로 상대측에 도달하는 것에 의한 양자 사이의 전기적 인터랙션이 스위치 회로 동작에 영향을 미칠 우려가 있기 때문이다.
그래서, 포스트(71)가 고착하는 영역의 GaAs 표면에, 포스트(71)로부터 1㎛ 이상 비어져 나오도록, 분리 영역(100)을 형성하면 된다. 이 분리 영역은 이 경우 에는 고농도 영역(100)이다. 이에 따라, 포스트(71)와 인접하는 소자(101) 사이의 전위차에 의해 발생하는 기판 중의 공핍층의 확대를 억제할 수 있기 때문에, 포스트(71)에 인접하는 소자(101)와의 이격 거리 d는 4㎛ 정도까지 근접할 수 있다(도 3의 (a)).
또한, 본 실시 형태에서는, 화합물 반도체 스위치 회로 장치를 예로 들어 설명하지만, 이에 한하지 않고, 도 3의 (b), 도 3의 (c)와 같이 실리콘 반도체 스위치 회로 장치에서도 실시할 수 있다.
실리콘 반도체 스위치 회로 장치에서는 기판(211)은, 예를 들면 p+형의 고농도 실리콘 기판으로, 그 위에 채널 영역(212)이 되는 p- 에피택셜층을 형성한다. 채널 영역(212) 표면에는 게이트 산화막(213)이 형성되고, 그 표면에 게이트 전극(217)이 형성된다. 게이트 전극(217)의 양측의 채널 영역(212)에는 저농도의 불순물 확산 영역 LD를 형성하고, 소위 LDD(Light Doped Drain) 구조를 갖고 있다. 이에 의해 채널 저항의 저감과 단채널 효과를 억제할 수 있다. 또한 그 양측에는 소스 영역(218) 및 드레인 영역(219)을 형성하는 n+형의 고농도 영역이 형성된다. 소스 영역(218) 및 드레인 영역(219)에는 Al 등에 의해 소스 전극(216) 및 드레인 전극(214)이 형성되고, 각 소자의 배선 등을 행하고 있다.
FET(101)의 주위에는 패시베이션막으로서 전면에 형성된 질화막(215)을 제거하여 기판(211) 표면을 노출시켜 분리 영역(100)을 형성한다. 분리 영역(100)상에는 포스트(71)와, 포스트(71)에 지지된 실드 메탈(70)을 형성한다.
이 경우, 기판(211)이 p+형실리콘 기판이고, 통상은 GND 전위가 된다. 이러한 경우에는 분리 영역(100)으로서, 기판(211)과 같은 정도의 불순물을 확산한 고농도 영역(100a)을 포스트(71)의 바로 아래에 배치하여, 인접하는 소자(101)의, 예를 들면 드레인 영역(219)과 분리하면 된다(도 3의 (b)).
그러나 이 구조는 실드 메탈(70)에 인가되는 전위가 GND 전위이면 문제는 없지만, 다른 DC 전위이면, GND와 쇼트한 상태가 되어 문제가 있다. 그래서, 이러한 경우에는 분리 영역(100)으로서 LOCOS 산화막(100b)을 형성하면 된다. LOCOS 산화막(100b) 위에 포스트(71)를 배치하면, 포스트(71)와 인접하는 소자 확산 영역이나 기판(211)과는 전기적 인터랙션이 발생하지 않기 때문에, 실드 메탈(70)에 어떠한 DC 전위가 인가되어도 문제가 없다(도 3의 (c)).
다음에, 도 4 및 도 5에 본 발명의 제2 실시 형태를 도시한다. 도 4와 같이, FET 위를 덮는 실드 메탈(70)을 연장하여 제어 단자용 전극 패드 Ctl-1Pad와 접촉시켜도 된다.
여기서, 실드 메탈(70) 아래의 칩 평면도는 도 11에 도시하는 것과 마찬가지다. 또한, 회로도는 도 10의 (b)와 마찬가지로, FET의 확대도 및 단면도는 각각 도 12의 (a), (b)와 마찬가지이기 때문에 설명은 생략한다.
이 칩을 수지 몰드한 단면도를 도 5에 도시한다.
도 5의 (a)와 같이, 스위치 소자가 형성된 화합물 반도체 칩(63)이 리드(62)의 아일런드 상에 도전 페이스트(65) 등에 의해 고착 실장되고, 화합물 반도체 칩(63)의 각 전극 패드와 리드(62)가 본딩 와이어(64)로 접속된다. 반도체 칩(63)의 주변 부분은 몰드 금형의 형상에 일치한 수지층(80)으로 피복되고, 수지층(80) 외부로 리드(62)의 선단 부분이 도출된다. 수지 몰드 시에 수지층이 들어가지 못할 정도의 이격 거리를 갖고, FET(72) 위에 포스트로 지지된 실드 메탈(70)을 형성함으로써, 수지 몰드에서 FET(72) 위에 중공부(60)가 생긴다.
도 5의 (b)는 상기한 칩을 개략적으로 도시한 단면도이다. 또한, FET의 상세한 구조는 도 12의 (b)와 마찬가지이다. 입력측이 되는 소스 전극(13)(또는 드레인 전극(15))과 출력측이 되는 드레인 전극(15)(또는 소스 전극(13)) 사이에 게이트 전극(17)이 배치되어 있고, 이들이 복수조 집적화되어 1개의 FET를 형성하고 있다. 본 발명의 구조에 있어서는, 이들 FET(72) 위에 전면에 실드 메탈(70)이 형성되어 있고, 이 칩이 리드에 고착되어 수지 몰드된다. 즉, 도면과 같이, 소스 전극(13), 드레인 전극(15) 및 게이트 전극(17)과 수지층(80)은 실드 메탈(70)에 의해 실질적으로 차폐되어 있다.
또한, 실드 메탈(70)에는 제1 실시 형태와 마찬가지로, 2㎛∼5㎛의 폭의 슬릿이 형성되지만, 이 사이즈이면 수지는 들어가지 못한다. 또한, 실드 메탈(70)과 FET와의 거리도 1㎛∼2㎛ 이기 때문에, 수지가 들어가지 못하여 중공부(60)가 된다.
이 중공부(60)에 의해, OFF측 FET의 소스-드레인 전극 사이 즉 IN-OUT 사이를 비유전율이 낮은 공기로 차단하게 되기 때문에, OFF측 FET에 입력되는 고주파 신호 중, 몰드 수지층(80)을 개재하여 출력측으로 누설되는 신호를 거의 차폐할 수 있다.
도 5의 (c)에는 제어 단자용 전극 패드 Ctl-1Pad부의 단면도를 도시한다. FET 위에 형성된 실드 메탈(70)은 제어 단자용 전극 패드 Ctl-1Pad까지 연장되고, 게이트 금속층(20), 패드 금속층(30)에 의해 형성된 제어 단자용 전극 패드 Ctl-1Pad와 접촉한다. 실드 메탈(70)에는 본딩 와이어(64)가 고착된다.
본 발명의 스위치 회로 장치에서는, 상술한 바와 같이 제어 단자 Ctl-1에 0V 또는 3V의 제어 신호를 인가하여 스위칭 동작을 행하기 때문에, 이 구조에 의해 실드 메탈(70)에도 3V 또는 0V의 DC 전위가 인가되게 된다. DC 전위는 고주파적으로는 GND 전위가 되기 때문에, OFF측 FET의 소스-드레인 전극 간 즉 IN-OUT 간을 GND 전위로 차단하게 된다. 따라서, OFF측 FET에 입력되는 고주파 신호 중, 종래 몰드 수지층(80)을 개재하여 출력측으로 누설되어 있던 신호가 3차원으로 공기 중으로 퍼지는 전자계로서, 누설되는 분까지도, 실드 메탈(70)에 의해 흡수할 수 있기 때문에, 아이솔레이션의 효과가 보다 높아지는 구조를 실현할 수 있다.
여기서, 본 실시 형태에서는 실드 메탈(70)을 제어 단자용 전극 패드 Ctl-1과 접촉시키고 있지만, 당연히 제어 단자용 전극 패드 Ctl-2와 접촉시켜도 된다. 즉, DC 전위가 인가되는 단자와 실드 메탈을 접속하면 되므로, GND 단자, 전원 전압 단자 등을 갖는 스위치 회로 장치의 경우에는 GND 단자, 전원 전압 단자용 전극 패드와 접촉시키면 된다.
또한, 도 6에는 본 발명의 제3 실시 형태를 도시한다. 본 실시 형태는 실드 메탈(70)에 슬릿을 형성하지 않은 구조이다. 후술하지만, 본 발명에 있어서는, 레 지스트 상에 실드 메탈(70)을 형성하고, 그 후 레지스트를 제거하는 것으로, 중공 구조를 실현하고 있다. 또, 이 실드 메탈(70) 아래의 레지스트 잔류를 없애기 위해, 실드 메탈(70)에 슬릿을 형성하여 레지스트 제거액의 통로로 하고 있다. 그러나, 제거해야 할 레지스트 영역, 즉 중공부의 면적이 비교적 작으면, 슬릿을 형성하지 않아도 레지스트를 제거할 수 있다. 구체적으로는 중공 구조를 실현하고자 하는 FET부의 면적이 50㎛×50㎛ 이하이면, 슬릿을 형성하지 않고 전면에 실드 메탈을 형성할 수 있어 FET 위를 완전하게 실드 메탈로 차폐할 수 있다.
다음에, 도 7 내지 도 9를 이용하여 본 발명의 스위치 회로 장치의 제조 방법을 설명한다.
본 발명의 스위치 회로 장치의 제조 방법은 반도체 기판 상에 채널 영역, 소스 영역 및 드레인 영역을 갖는 FET를 형성하고, 상기 FET와 접속하는 입력 단자, 출력 단자 및 DC 전위를 인가하는 단자에 각각 대응하는 전극 패드를 형성하는 반도체 스위치 회로 장치의 제조 방법에 있어서, 상기 FET 주위에 포스트를 형성하고, 상기 포스트에 지지되며 적어도 상기 FET 위를 덮는 금속층을 형성하는 공정과, 상기 FET가 집적화된 칩을 수지층에 의해 피복하는 공정으로 구성된다.
본 발명의 제1 공정은, 도 7에 도시한 바와 같이, 기지의 방법에 의해 반도체 기판 상에 스위치 회로 장치를 형성한다. 즉, 반도체 기판 상에 채널 영역, 소스 영역 및 드레인 영역을 갖는 FET를 형성하고, 상기 FET와 접속하는 입력 단자, 출력 단자용 전극 패드 및 DC 전위를 인가하는 단자용 전극 패드를 형성하는 데 있다.
즉, 도 7의 (a)와 같이, GaAs 등으로 형성되는 화합물 반도체 기판(11) 전면을 약 100Å 내지 200Å 두께의 스루 이온 주입용 실리콘 질화막으로 피복한다. 다음에, 예정된 채널층(12)에 동작층을 선택하기 위해서 p-형을 제공하는 불순물(24Mg+)의 이온 주입 및 n형을 제공하는 불순물(29Si+)의 이온 주입을 행하고, 비도핑된 기판(11)에 p-형 영역과, 그 위에 n형 채널층(12)을 형성한다. 또한, 예정된 소스 영역(18) 및 드레인 영역(19), 예정된 배선층(162) 및 패드 전극(170) 아래의 기판 표면에 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(18) 및 드레인 영역(19)을 형성하고, 동시에 예정된 패드 영역(170) 및 배선층(162) 아래의 기판 표면에 고농도 영역(160, 161)을 형성한다. 여기서, 패드 전극(170) 및 배선층(162) 아래에, 이들 영역보다도 비어져 나오도록 고농도 영역(160, 161)을 형성함으로써, 패드 전극(170) 및 배선층(162)을 직접 GaAs 기판에 형성하여도, 서로 아이솔레이션을 충분히 확보할 수 있다.
또, 고농도 영역(160, 161) 형성 시에 동시에 포스트(71) 형성 영역 아래의 기판 표면에도 분리 영역이 되는 고농도 영역(100)을 형성하면 된다. 이에 따라, 포스트(71)와 인접하는 스위치 회로 장치를 형성하는 소자(에를 들면 FET의 드레인 영역 등)와의 이격 거리를 4㎛ 정도까지 근접하여 배치할 수 있다.
또한, 도 7의 (b)와 같이, 상기 소스 영역(18) 및 드레인 영역(19)에 제1층째의 전극으로서, 오믹 금속층이 되는 AnGe/Ni/Au의 3층을 순차 진공 증착하여 적 층하여 제1 소스 전극(14) 및 제1 드레인 전극(16)을 형성한다. 이어서 합금화 열 처리에 의해 제1 소스 전극(14)과 소스 영역(18), 및 제1 드레인 전극(16)과 드레인 영역(19)의 오믹 접합을 형성한다.
또한, 상기 채널층(12) 및 상기 고농도 영역(160, 161) 상에 제2층째의 전극으로서의 게이트 금속층이 되는 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고, 채널층(12)에 접촉하는 게이트(17)와, 제1 패드 전극(170) 및 배선층(162)을 형성한다.
또한 도 7의 (c)에서는, 제1 소스 전극(14) 및 제1 드레인 전극(16)과 제1 패드 전극(170) 위에, 제3층째의 전극으로서의 패드 금속층이 되는 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고, 제1 소스 전극(14), 제1 드레인 전극(16) 및 제1 패드 전극(170)에 접촉하는 제2 소스 전극(13) 및 제2 드레인 전극(15)과 제2 패드 전극(177)을 형성한다.
또한, 실리콘 반도체 스위치 회로 장치의 경우에는 도시는 생략하지만 고농도 기판 상에 형성된 에피택셜층에, 예정된 포스트 형성 영역 하에 고농도 영역 또는 LOCOS 산화막에 의한 분리 영역(100)을 형성하면서 스위치 회로 장치의 소자를 형성하고, 포스트 및 실드 메탈 또는 이하의 공정과 마찬가지로 형성한다(도 3의 (b) 참조).
본 발명의 제2 공정은, 도 8에 도시한 바와 같이, 상기 FET 주위에 포스트를 형성하고, 상기 포스트에 지지되며 적어도 상기 FET 위를 덮는 금속층을 형성하는 데 있다.
우선, 도 8의 (a)와 같이, 전면에 레지스트 PR1을 형성하고, FET 주위의 예정된 포스트(71) 형성 영역을 선택적으로 창 형성하는 포토리소그래피 프로세스를 행하여, 예정된 포스트(71) 형성 영역의 질화막을 제거하여 GaAs 기판을 노출시킨다.
여기서 FET는 소스 전극, 드레인 전극, 게이트 전극의 1조를 나타내고 있지만, 실제로는 도 1과 같이 이 FET가 복수조 배치되어 있다.
다음에, 도 8의 (b)와 같이, 예를 들면 Ti/Pt/Au 등을 전면에 증착하여 도금용 기초 금속(180)을 형성한다. 새로운 레지스트 PR2를 형성하여 실드 메탈(70) 형성 영역을 선택적으로 창 형성하는 포토리소그래피 프로세스를 행한다. 또한, 실드 메탈(70) 형성 영역에는 레지스트 잔류를 방지하기 위한 슬릿을 형성하기 때문에, 슬릿 부분에서는 레지스트 PR2를 남긴다. 여기서, 도금용 레지스트 PR2는 전면에 형성한 도금용 기초 금속 위에 도포되므로, 포스트 형성 시에 형성된 레지스트 PR1과는 이 도금용 기초 금속(180)에 의해 상하로 완전하게 분리되어 있다.
그 후, 금 도금을 실시하여 포토레지스트 PR2를 제거하고, 노출한 기초 전극(180)을 이온 밀링한다. 이에 의해, 포스트(71)와 일체화하고, FET(72) 위 전면을 실질적으로 덮는 실드 메탈(70)이 형성된다. 또한, 슬릿(90)도 동시에 형성된다(도 8의 (c)).
또한, 포스트(71)를 형성할 때에 형성한 레지스트 PR1을 제거하는 것으로, FET(72)와 실드 메탈(70) 사이에 중공부(60)를 형성한다. 이 때, 실드 메탈(70)의 면적이 넓으면, 레지스트 PR1이 완전히 제거되지 않아, 레지스트 PR1이 남기 쉬워 진다. 이것을 방지하기 위해서, 실드 메탈(70)에는 슬릿(90)을 형성하고, 이 슬릿(90)을 레지스트 제거액의 통로로서 이용한다. 레지스트 제거액은 인접하는 포스트(71) 사이와 슬릿(90)으로부터 스며들어, 실드 메탈 아래의 레지스트 PR1을 완전히 제거한다. 이에 따라 중공부(60)가 형성된다(도 8의 (d)).
FET(72) 상의 중공부(60)는 고주파 신호를 차폐할 수 있으면 되고, 두껍게 형성할 필요는 없다. 상기한 방법에 따르면, 중공부(60)를 형성하기 위해서 실드 메탈(70)을 형성하여도, 본딩 와이어의 높이가 충분히 높고, 그에 비하여 실드 메탈을 형성하는 것에 의한 칩의 두께의 증분을 무시할 수 있어, 패키지 외형의 두께가 두꺼워지지는 않는다.
또한, 도 4에서 도시한 제2 실시 형태인 경우에는 도 8의 (a)의 포스트(71) 부분을 노출하는 포토리소그래피 공정에 있어서, 실드 메탈(70)을 접촉시키는 제어 단자용 전극 패드 Ctl-1Pad 부분도 동시에 개구한다.
그 후 도 8의 (b)∼도 8의 (d)의 공정을 행하여, 도 8의 (e)와 같이 제어 단자용 전극 패드 Ctl-1Pad와 접촉하는 실드 메탈(70)을 형성한다.
본 발명의 제3 공정은 상기 FET가 집적화된 칩을 수지층에 의해 피복하는 데 있다.
반도체 스위치 회로 장치는 전 공정을 완성되면, 조립을 행하는 후 공정으로 옮겨진다. 웨이퍼형상의 반도체 칩은 다이싱되어, 개별 반도체 칩으로 분리되며, 리드(62)의 아일런드에 반도체 칩(63)을 고착한 후, 본딩 와이어(64)로 반도체 칩(63)의 패드 전극과 리드(62)를 접속한다. 본딩 와이어(64)로서는 금 세선을 이 용하여, 주지의 볼 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시되며, 도 2의 (a) 또는 도 5의 (a)와 같은 최종 구조를 얻는다.
여기서, 실드 메탈(70)은 FET(72)와 1∼2㎛ 정도 이격하여 형성되어 있으며, 이 공간에는 수지가 들어가지 못한다. 또한, 슬릿(90)도 2㎛∼5㎛ 정도의 폭이므로, 여기에 수지가 들어가는 것도 없다. 즉, 포스트(71)에 지지된 실드 메탈(70)을 형성함으로써, 통상의 수지 몰드 공정에 있어서 FET 위에 중공부(60)를 형성할 수 있다.
이에 의해, FET(72)와 수지층(80)은 실드 메탈(70)에 의해 차폐되는 데다가, FET의 소스-드레인 사이 즉, 스위치의 IN-OUT 사이가 비유전율이 낮은 공기로 차폐되어, 고주파 신호의 누설을 방지할 수 있다.
패키지 내부를 중공으로 하기 위해서는, 예를 들면 반도체 칩을 실은 리드 프레임에 캡을 고착하여 몰드한다는 방법도 있지만, 그 경우, 캡의 재료비나 캡을 고착하는 공정 등의 비용이 더 든다. 그러나, 본 발명의 제조 방법에 따르면, 웨이퍼 상에 스위치 회로 소자를 형성하는 웨이퍼 프로세스 공정만으로 중공 구조를 실현할 수 있어, 조립 공정에서 중공 구조를 실현하는 것보다 대폭 저비용이 되는 이점을 갖는다.
여기서, 도 9를 이용하여 본 발명의 제3 실시 형태(도 6)의 제조 방법을 도시한다. 이 실시 형태는 실드 메탈(70)에 슬릿을 형성하지 않고, FET 위 전면을 실드 메탈(70)로 완전하게 덮는 것이다. 중공부로 해야 할 FET의 형성 영역이 50㎛×50㎛ 이하의 작은 면적인 경우에는 실드 메탈(70)에 슬릿을 형성하지 않아도 된다. 실드 메탈(70)의 면적이 작으면, 인접하는 포스트(71) 사이에서 스며드는 레지스트 제거액으로 충분히 레지스트 PR1을 제거할 수 있기 때문이다.
즉, 소자 영역을 형성한 후, 포스트(71)부를 선택적으로 창 형성하는 포토리소그래피 프로세스를 행하고, 질화막의 에칭을 행한 후, 금 도금의 기초 전극(180)을 형성한다. 새로운 레지스트 PR2를 형성하고, 실드 메탈(70) 부분을 선택적으로 창 형성하는 포토리소그래피 프로세스를 행한다(도 9의 (a)).
그 후, 금 도금을 실시하여 레지스트 PR2를 제거하고, 노출한 기초 전극을 이온 밀링한다. 또한 레지스트 PR1을 제거하여, 중공부(60)를 형성한다(도 9의 (b)).
그 후, 수지 몰드를 행하여 최종 구조(도 2의 (a), 도 5의 (a))로 한다.
이상으로 상술한 바와 같이, 본 발명에 따르면 이하의 효과가 얻어진다.
첫째로, 실드 메탈을 FET 위에 형성하여, FET와 실드 메탈 사이를 중공으로 함으로써, OFF측이 되는 FET의 소스-드레인 전극 간(IN-OUT 간)에서의 고주파 신호의 누설을 억제할 수 있다. 수지층과 FET는 실드 메탈에 의해 차폐되는 데다가, FET의 소스-드레인 사이 즉, 스위치의 IN-OUT 사이가 비유전율이 낮은 공기로 차폐되므로 고주파 신호의 누설을 방지할 수 있다.
둘째로, 실드 메탈을 제어 단자용 전극 패드 Ctl-1Pad와 접촉시킴으로써 아이솔레이션 효과가 더 향상된다.
본 발명의 스위치 회로 장치에서는 제어 단자 Ctl-1에 0V 또는 3V의 제어 신 호를 인가하여 스위칭 동작을 행하기 때문에, 이 구조에 의해 실드 메탈에도 3V 또는 0V의 DC 전위가 인가되게 된다. DC 전위는 고주파적으로는 GND 전위가 되기 때문에, OFF측 FET의 소스-드레인 전극 사이 즉 IN-OUT 간을 GND 전위로 차단하게 된다. 따라서, OFF측 FET에 입력되는 고주파 신호 중, 종래 몰드 수지층(80)을 개재하여 출력측에 누설되어 있는 신호가 3차원으로 공기 중에 퍼지는 전자계로서, 누설되는 분까지도 실드 메탈에 의해 흡수할 수 있기 때문에, 아이솔레이션의 효과가 보다 높아지는 구조를 실현할 수 있다.
또한, 본 발명의 제조 방법에 따르면, 웨이퍼에 스위치 회로 장치를 형성하는 제조 프로세스에 있어서 FET 위에 용이하게 중공부를 형성할 수 있다. 중공 패키지의 제조 방법으로서는, 예를 들면 반도체 칩을 실은 리드 프레임에 캡을 고착하여 몰드하는 등의 방법도 있지만, 그 경우 캡의 재료비나 캡을 고착하는 공정 등의 비용이 더 든다. 그러나, 본 발명의 제조 방법에 따르면, 웨이퍼 위에 스위치 회로 소자를 형성하는 웨이퍼 프로세스 공정만으로 중공 구조를 실현하는 것이 가능해지므로, 조립 공정에서 중공 구조를 실현하는 것보다 대폭 저비용으로 되는 이점을 갖는다. 또한 조립 공정에서 중공 구조를 실현하는 방법은 3차원으로 공기 중에 퍼지는 전자계로서, 누설되는 신호까지는 흡수할 수 없어, 조립 공정에 의한 중공 구조에 비하여 비용 삭감뿐만 아니라 특성 향상까지 도모할 수 있다.

Claims (15)

  1. 반도체 기판 표면에 소스 전극, 게이트 전극 및 드레인 전극을 형성한 적어도 하나의 FET와, 상기 FET의 소스 전극 또는 드레인 전극에 접속하는 적어도 하나의 입력 단자, 상기 FET의 드레인 전극 또는 소스 전극에 접속하는 적어도 하나의 출력 단자 및 상기 FET에 DC 전위를 인가하는 제어 단자와 각각 대응하는 전극 패드로 이루어지는 반도체 스위치 회로 장치에 있어서,
    상기 FET 주위에 형성한 포스트와,
    상기 포스트에 지지되며, 적어도 상기 FET 위를 실질적으로 덮는 금속층과,
    상기 FET가 집적화된 칩을 피복하는 수지층을 구비하고,
    GND 단자를 구비하고 있지 않으며, 상기 제어 단자용 전극 패드의 전위로 실드하는 것을 특징으로 하는 반도체 스위치 회로 장치.
  2. 제1항에 있어서,
    상기 금속층과 상기 FET로 형성되는 공간은 중공인 것을 특징으로 하는 반도체 스위치 회로 장치.
  3. 제1항에 있어서,
    상기 금속층과 상기 FET는 상기 수지층이 들어가지 못할 정도로 이격되는 것을 특징으로 하는 반도체 스위치 회로 장치.
  4. 제3항에 있어서,
    상기 금속층과 상기 FET는 0.5㎛∼3㎛ 이격되는 것을 특징으로 하는 반도체 스위치 회로 장치.
  5. 제1항에 있어서,
    상기 금속층은 금속 도금층인 것을 특징으로 하는 반도체 스위치 회로 장치.
  6. 제1항에 있어서,
    상기 금속층에는 복수의 구멍을 형성하는 것을 특징으로 하는 반도체 스위치 회로 장치.
  7. 제1항에 있어서,
    상기 금속층은 상기 제어 단자용 전극 패드와 접촉하는 것을 특징으로 하는 반도체 스위치 회로 장치.
  8. 제1항에 있어서,
    상기 금속층은 상기 FET 상의 전면을 덮도록 형성하는 것을 특징으로 하는 반도체 스위치 회로 장치.
  9. 제1항에 있어서,
    상기 포스트 아래의 상기 기판에는, 분리 영역이 형성되어 있는 것을 특징으로 하는 반도체 스위치 회로 장치.
  10. 제9항에 있어서,
    상기 포스트와 인접하는 해당 스위치 회로 장치의 소자를 근접하여 배치하는 것을 특징으로 하는 반도체 스위치 회로 장치.
  11. 반도체 기판 상에 채널 영역, 소스 영역 및 드레인 영역을 갖는 FET를 형성하고, 상기 FET와 접속하는 입력 단자, 출력 단자 및 DC 전위를 인가하는 제어 단자와 각각 대응하는 전극 패드를 형성하는 반도체 스위치 회로 장치의 제조 방법에 있어서,
    상기 FET 주위에 포스트를 형성하고, 상기 포스트에 지지되어 적어도 상기 FET 상을 실질적으로 덮는 금속층을 형성하는 공정과,
    상기 FET가 집적화된 칩을 수지층에 의해 피복하는 공정을 포함하고,
    GND 단자를 구비하고 있지 않으며, 상기 제어 단자용 전극 패드의 전위로 실드하는 것을 특징으로 하는 반도체 스위치 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    적어도 상기 FET 상에 레지스트 마스크를 형성하고,
    상기 금속층을 형성한 후에, 상기 레지스트 마스크를 제거하여 상기 FET와 상기 금속층 사이를 중공으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 스 위치 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 금속층 형성 시에 해당 금속층에 복수의 구멍을 형성하고, 상기 레지스트 마스크 제거 공정에서 상기 구멍을 레지스트 마스크 제거액의 통로로서 이용하는 것을 특징으로 하는 반도체 스위치 회로 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 금속층은 금속 도금에 의해 형성하는 것을 특징으로 하는 반도체 스위치 회로 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 포스트를 형성하기 이전에, 포스트의 형성 영역의 상기 기판에, 분리 영역을 형성하는 것을 특징으로 하는 반도체 스위치 회로 장치의 제조 방법.
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