KR100620927B1 - 화합물 반도체 장치 - Google Patents

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Abstract

화합물 반도체 장치에서는, 삽입 손실(Insertion Loss)을 가능한 한 작게 하기 위해 게이트 폭 Wg를 크게 취하고, FET의 온 저항을 인하시키는 설계 수법이 채용되었다. 또한 패드와 인접하는 배선층의 이격 거리도 20㎛ 이상을 취하였다.
2.4㎓ 이상의 고주파수대에서 분로 FET를 생략해도 아이솔레이션(Isolation)을 확보하는 설계에 착안하고, 지금까지의 FET의 온 저항의 저감을 이차적으로 생각한다. 즉, 화합물 반도체 장치에 있어서, 스위치용의 FET의 게이트 폭을 700㎛ 이하로 설정하여 그 사이즈를 작게 함과 함께, 패드 및 배선층 아래에 불순물 영역(40)을 설치하여 고주파 신호의 결합과 내압의 확보가 작은 스페이스로 행한다. 그 결과, 칩 사이즈를 대폭 작게 할 수 있다.
소스 전극, 드레인 전극, 반절연성 기판, 고농도 영역, 공통 입력 단자

Description

화합물 반도체 장치{COMPOUND SEMICONDUCTOR DEVICE}
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 평면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 특성도.
도 6은 본 발명을 설명하기 위한 특성도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 특성도.
도 9는 종래예를 설명하기 위한 도면으로서, (A)는 단면도, (B)는 회로도.
도 10은 종래예를 설명하기 위한 등가회로도.
도 11은 종래예를 설명하기 위한 회로도.
도 12는 종래예를 설명하기 위한 평면도.
도 13은 종래예를 설명하기 위한 도면으로서, (A)는 평면도, (B)는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 채널 영역
13 : 드레인 전극
15 : 소스 전극
17 : 게이트 전극
18 : 소스 영역
20 : 게이트 금속층
40 : 불순물 영역
본 발명은, 화합물 반도체 장치에 관한 것으로, 특히 2.4㎓대 이상의 고주파대에 이용되는 화합물 반도체 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는 ㎓대의 마이크로파를 사용하는 경우가 많으며, 안테나의 전환 회로나 송수신의 전환 회로 등에 이들의 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 특개평9-181642호). 그 소자로는 고주파를 취급하기 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET)를 사용하는 경우가 많으며, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
이하에 GaAsFET를 이용한 화합물 반도체 장치에 대해 스위치 회로 장치를 예로 들어 설명하겠다.
도 9의 (A)는 GaAs FET의 단면도를 나타내고 있다. 비도핑의 GaAs 기판(1)의 표면 부분에 N형 불순물을 도핑하여 N형의 채널 영역(2)을 형성하고, 채널 영역(2) 표면에 쇼트키 접촉하는 게이트 전극(3)을 배치하고, 게이트 전극(3) 양쪽에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극(4, 5)을 배치한 것이다. 이 트랜지스터는, 게이트 전극(3)의 전위에 의해 바로 아래의 채널 영역(2) 내에 공핍층을 형성하여, 소스 전극(4)과 드레인 전극(5) 사이의 채널 전류를 제어하는 것이다.
도 9의 (B)는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 하는 화합물 반도체 장치의 원리적인 회로도의 일례를 나타내고 있다.
제1 및 제2 FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호이고, H 레벨의 신호가 인가된 FET가 ON하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지하는 목적으로 배치되어 있다.
이러한 화합물 반도체 장치의 등가 회로도를 도 10에 나타낸다. 마이크로파에서는 특성 임피던스 50Ω를 기준으로 하며, 각 단자의 임피던스는 R1=R2=R3=50Ω 저항으로 나타낸다. 또한, 각 단자의 전위를 V1, V2, V3으로 하면 삽입 손실(Insertion Loss) 및 아이솔레이션(Isolation)은 이하의 식이 된다.
Insertion Loss=20log(V2/V1)[㏈]
이것은 공통 입력 단자 IN으로부터 출력 단자 OUT1로 신호를 전송했을 때의 삽입 손실이며,
Isolation=20log(V3/V1)[㏈]
이것은 공통 입력 단자 IN으로부터 출력 단자 OUT2 사이의 아이솔레이션이다. 화합물 반도체 장치에서는 상기한 삽입 손실(Insertion Loss)을 가능한 한 적게 하여, 아이솔레이션(Isolation)을 향상시키는 것이 요구되며, 신호 경로에 직렬로 삽입되는 FET의 설계가 중요하다. 이 FET로서 GaAs FET를 이용하는 이유는 GaAs가 Si보다 전자 이동도가 높기 때문에 저항이 작아 저손실화를 꾀할 수 있으며, GaAs는 반절연성 기판이기 때문에 신호 경로 사이의 고아이솔레이션화에 적합하기 때문이다. 반면, GaAs 기판은 Si에 비해 고가이며, PIN 다이오드와 같이 등가인 것이 Si로 형성되면 비용 경쟁력이 떨어진다.
도 11은 지금까지 실용화되어 온 화합물 반도체 장치의 회로도이다. 상기 회로에서는, 스위치를 행하는 FET1 및 FET2의 출력 단자 OUT1 및 OUT2와 접지 사이에 분로 FET3, FET4를 접속하고, 분로 FET3, FET4의 게이트에는 FET2와 FET1에 대한 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가한다. 그 결과, FET1이 ON일 때는 분로 FET4가 ON하고, FET2 및 분로 FET3이 OFF한다.
이러한 회로에서, 공통 입력 단자 IN-출력 단자 OUT1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT2의 신호 경로가 오프한 경우에는 분로 FET4가 온하고 있으므로 출력 단자 OUT2에 대한 입력 신호의 누설은 접지된 컨덴서 C를 통해 접지로 빠져, 아이솔레이션을 향상시킬 수 있다.
도 12는 이러한 화합물 반도체 장치를 집적화시킨 화합물 반도체 칩의 일례를 나타내고 있다.
GaAs 기판에서 스위치를 행하는 FET1 및 FET2를 좌우의 중앙부에 배치하고, 분로 FET3 및 분로 FET4를 좌우의 아래의 코너 부근에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응하는 패드가 기판 주변에 설치되어 있다. 또한 분로 FET3 및 분로 FET4의 소스 전극은 접속되어 접지를 위한 컨덴서 C를 통해 접지 단자 GND에 접속되어 있다. 또, 점선으로 나타낸 제2층의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)이며, 실선으로 나타낸 제3층의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)이다. 제1층의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 게이트 전극 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 10에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 13의 (A)에 도 12에 나타낸 FET1의 부분을 확대시킨 평면도를 나타낸다. 이 도면에서, 일점쇄선으로 된 장방형의 영역이 기판(11)에 형성되는 채널 영역(12)이다. 좌측으로부터 신장된 4개의 빗살형은 제3층의 패드 금속층(30)으로서 출력 단자 OUT1에 접속되는 소스 전극(13)(혹은 드레인 전극)이고, 그 아래에 제1층의 오믹 금속층(10)으로 형성되는 소스 전극(14)(혹은 드레인 전극)이 있다. 또한 우측으로부터 신장된 4개의 빗살형은 제3층의 패드 금속층(30)으로서 공통 입력 단자 IN에 접속되는 드레인 전극(15)(혹은 소스 전극)이고, 그 아래에 제1층의 오믹 금속층(10)으로 형성되는 드레인 전극(16)(혹은 소스 전극)이 있다. 양 전극은 빗살을 맞물린 형상으로 배치되며, 그 사이에 제2층의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 상에 빗살 형상으로 배치되어 있다.
도 13의 (B)에 이 FET 일부의 단면도를 나타낸다. 기판(11)에는 n형의 채널 영역(12)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 설치되고, 채널 영역(12)에는 게이트 전극(17)이 설치되고, 고농도 영역에는 제1층의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 설치된다. 또한 상술된 바와 같이 제3층의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 설치되고, 각 소자의 배선 등을 행한다.
상기한 화합물 반도체 장치에서는 FET1 및 FET2의 삽입 손실(Insertion Loss)을 가능한 한 작게 하기 위해 게이트 폭 Wg를 크게 취하고, FET의 온 저항을 인하시키는 설계 수법이 채용되었다. 이 때문에 게이트 폭 Wg가 커짐에 따라, FET1 및 FET2의 사이즈가 커지고, 칩 사이즈가 커지는 방향으로 개발이 진행되었다.
또한, 이러한 화합물 반도체 장치에서는 반절연 기판인 GaAs 기판을 이용하며, 그 위에 직접 도전로가 되는 배선이나 본딩 와이어를 열압착하는 패드를 설치하였다. 그러나, 취급하는 신호가 ㎓ 대의 고주파수이므로, 인접하는 배선간의 아이솔레이션을 확보하기 위해서는 20㎛ 이상의 이격 거리를 설치할 필요가 있다. 화합물 반도체 장치에 요구되는 아이솔레이션이 20㏈ 이상이고, 실험적으로 아이솔레이션을 20㏈ 이상 확보하기 위해서는 20㎛ 이상의 이격 거리가 필요하다.
이러한 이론적인 근거는 부족하지만, 지금까지 반절연성 GaAs 기판은 절연 기판이라고 하는 사고 방식 때문에 내압은 무한대라고 생각되었었다. 그러나 실측을 하면, 내압이 유한한 것을 알 수 있었다. 이 때문에 반절연성 GaAs 기판 중에 공핍층이 신장하여, 고주파 신호에 따른 공핍층 거리의 변화에 의해 공핍층이 인접하는 전극까지 도달하면 그 지점에서 고주파 신호의 누설이 발생된다. 따라서, 아이솔레이션을 20㏈ 이상 확보하기 위해서는 20㎛ 이상의 이격 거리가 필요하다는 것이 산출되었다.
도 12로부터 명백히 알 수 있듯이, 종래의 화합물 반도체 장치에서는 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응하는 패드가 기판 주변에 설치되어 있다. 상기 패드로부터 적어도 20㎛ 이격시켜, 배선층을 형성하는 것은 칩 사이즈를 더 크게 하는 것이 된다.
상기한 화합물 반도체 장치에서는, FET1 및 FET2의 삽입 손실(Insertion Loss)을 가능한 한 작게 하기 위해 게이트 폭 Wg를 크게 취하고, FET의 온 저항을 인하시키는 설계 수법때문에 각 FET의 사이즈가 커지고, 또한 패드와 배선층과의 아이솔레이션을 확보하는 설계때문에 20㎛의 이격 거리가 필요하였다.
이 때문에, 종래의 화합물 반도체 장치에서는 점점더 칩 사이즈가 커지게 되며, 실리콘 기판보다 비용이 높은 GaAs 기판을 이용하는 한, 화합물 반도체 장치는 실리콘이 염가인 칩으로 치환되도록 진행되어, 시장을 잃는 결과를 초래하였다.
본 발명은 상술된 여러 가지 사정에 감안하여 이루어진 것으로, 게이트 폭을 짧게 함으로써 FET의 사이즈를 작게 함과 함께, 패드와 배선층 또는 다른 패턴과의 이격 거리도 단축하여 칩 사이즈를 작게 한 화합물 반도체 장치를 실현하는 것에 특징이 있다.
즉, 화합물 반도체 기판과, 화합물 반도체 기판 상에 설치된 패드와, 패드에 고착되는 본딩 와이어를 구비하고, 패드는 직접 기판 상에 배치되며, 패드 아래의 기판 표면에 활성화된 불순물 영역을 설치하고, 그 불순물 영역에서 패드 아래의 공핍층의 확대를 규제하는 것에 특징을 갖는다.
<발명의 실시 형태>
이하에 본 발명의 화합물 반도체 장치의 실시 형태에 대하여 GaAsFET를 이용한 화합물 반도체 스위치 회로 장치를 예로 들어 도 1 내지 도 8을 참조하여 설명하겠다.
도 1은, 본 발명의 화합물 반도체 장치를 나타내는 회로도이다. 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지하는 목적으로 배치되어 있다.
도 1에 나타내는 회로는 도 9의 (B)에 나타내는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 하는 화합물 반도체 장치의 원리적인 회로와 거의 동일한 회로 구성이지만, 크게 다른 점은 FET1 및 FET2의 게이트 전극의 게이트 폭 Wg를 700㎛ 이하로 설계하였으므로, 패드와 배선층과의 이격 거리를 대폭 단축시킨 것이다.
게이트 폭 Wg를 종래의 것과 비교하여 작게 하는 것은 FET의 온 저항을 크게 하는 것을 의미하며, 또한 게이트 전극의 면적(Lg×Wg)이 작아짐에 따라 게이트 전극과 채널 영역과의 쇼트키 접합에 의한 기생 용량이 작아지는 것을 의미하고, 회로 동작상 큰 차이가 난다.
또한, 패드와 배선층과의 이격 거리를 대폭 단축시키는 것은 화합물 반도체 칩의 사이즈를 축소시키는 데 큰 기여를 한다.
도 2 및 도 3은 본 발명의 화합물 반도체 장치를 집적화한 화합물 반도체 칩의 일례를 나타내고 있다.
모두 각 패드 전극 아래에는 활성화된 불순물 영역(40)(이점 쇄선으로 나타냄)이 설치되고, 그 영역에 의해 패드 전극 아래에서의 공핍층의 확대를 억제할 수 있다. 여기서, 활성화된 불순물 영역(40)이란, 결정 구조가 양호하면서 도전성을 갖는 영역을 의미하며, 구체적으로는 도전성을 갖는 에피택셜층 및 이온 주입에 의한 불순물 확산 영역을 의미한다. 또한, 도전형은 n형뿐 아니라, 공핍층의 확대를 억제하기 위해서는 그 불순물 농도는 1×1O16㎝-3 이상이 필요하다. 또한, 활성화된 불순물 영역(40)을 이하의 설명에서는, 단순히 불순물 영역(40)이라고 칭한다.
도 2 및 도 3은 모두 GaAsFET를 이용한 화합물 반도체 장치로서, 구성 요소는 동일하지만, 불순물 영역(40)의 형상 및 배치만 상이하다. 도 2에서는 각 패드 전극 아래의 전면에 불순물 영역(40)이 설치되고, 도 3에서는 패드 전극 및 배선층이 인접하는 부분에서, 각 패드 전극의 주단부에만 설치되어 있다. 또한, 도 2 및 도 3 중 어느 한 경우에서도 패드 전극의 기판 접촉부로부터 밀려나와 설치된다.
또한, 배선층(42) 아래에도 불순물 영역(40)이 설치된다. 이러한 경우 상세한 도시는 생략하겠지만, 배선층(42) 아래의 전면이라도 좋고, 배선층(42)의 주단부에만 설치해도 좋다.
도 2 및 도 3에 도시된 바와 같이, GaAs 기판에서 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판 주변에 설치되어 있다. 또, 점선으로 나타낸 제2층의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au : 20)이며, 실선으로 나타낸 제3층의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au : 30)이다. 제1층의 기판에 오믹하게 접촉하는 오믹 금속층(AuGe/Ni/Au : 10)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 2 및 도 3에서는 패드 금속층과 중첩되기 때문에 도시되지 않는다.
도 2 및 도 3으로부터 명백히 알 수 있듯이, 구성 부품은 FET1, FET2, 저항 R1, R2, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드만으로, 도 12에 나타내는 종래의 화합물 반도체 장치에 비하면, 최소 구성 부품으로 구성되어 있다.
또한 본 발명에서는 FET1(FET2도 동일함)을 게이트 폭이 700㎛ 이하로 종래의 절반 이하로 형성되므로, FET1도 종래의 절반 크기로 할 수 있다. 즉, 도 2 및 도 3에 나타낸 FET1은 일점쇄선으로 된 장방형의 채널 영역(12)에 형성된다. 하측으로부터 신장된 3개의 빗살형은 제3층의 패드 금속층(30)으로서 출력 단자 OUT1에 접속되는 소스 전극(13)(혹은 드레인 전극)이고, 그 아래에 제1층의 오믹 금속층(10)으로 형성되는 소스 전극(14)(혹은 드레인 전극)이 있다. 또한 상측으로부터 신장된 3개의 빗살형은 제3층의 패드 금속층(30)으로서 공통 입력 단자 IN에 접속되는 드레인 전극(15)(혹은 소스 전극)이고, 그 아래에 제1층의 오믹 금속층(10)으로 형성되는 드레인 전극(14)(혹은 소스 전극)이 있다. 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 제2층의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역 상에 4개의 빗살 형상으로 배치되어 있다. 또, 상측으로부터 신장된 한 가운데에 위치한 빗살 모양의 드레인 전극(13)(혹은 소스 전극)은 FET1과 FET2가 공용하고 있으며, 소형화에 더 기여하고 있다. 여기서, 게이트 폭이 700㎛ 이하라는 의미는 각 FET의 빗살형의 게이트 전극(17)의 게이트 폭의 총합이 각각 700㎛ 이하인 것을 말한다.
FET1과 FET2 단면 구조는 도 4에 나타낸다. 기판(11)에는 n형의 채널 영역(12)과 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 n+형의 고농도 영역이 설치되고, 채널 영역(12)에는 제2층의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 설치되고, 고농도 영역에는 제1층의 오믹 금속층(10)으로 형성되는 드레인 전극(14) 및 소스 전극(16)이 설치된다. 또한 상술된 바와 같이 3층의 패드 금속층(30)으로 형성되는 드레인 전극(13) 및 소스 전극(15)이 설치되어, 각 소자의 배선 등을 행하고 있다. 도면에 나타내는 FET는, 그 제조 방법에 있어서 I선 스테퍼를 사용함으로써, 미세한 패턴이 가능해지는데, 예를 들면 게이트 전극에서는 게이트 길이 Lg의 세선화를 용이하게 실현시킬 수 있다.
이어서, 2.4㎓ 이상의 고주파수대에서 분로 FET를 생략해도 아이솔레이션(Isolation)을 확보하는 설계가 가능해지는가에 대해 설명한다.
도 5에, FET의 게이트 길이 Lg가 0.5㎛일 때의 게이트 폭 Wg-삽입 손실(Insertion Loss)의 관계를 나타낸다.
1㎓의 입력 신호일 때, 게이트 폭 Wg가 1000㎛에서 600㎛까지 작아지면 0.35㏈에서 0.55㏈로 0.2㏈의 삽입 손실(Insertion Loss)이 악화된다. 그러나, 2.4㎓의 입력 신호일 때, 게이트 폭 Wg가 1000㎛에서 600㎛까지 작아지면 0.60㏈에서 0.65㏈로 불과 0.05㏈의 삽입 손실(Insertion Loss)이 된다. 이것은 1㎓의 입력 신호일 때는 삽입 손실(Insertion Loss)은 FET의 온 저항에 의한 영향을 크게 받지만, 2.4㎓의 입력 신호일 때 삽입 손실(Insertion Loss)은 FET의 온 저항에 의한 영향을 그다지 받지 않은 것을 알 수 있었다.
그 이유로는, 2.4㎓의 입력 신호는 1㎓에 비해 더 고주파가 되므로, FET의 온 저항보다는 오히려 FET의 게이트 전극에 기인하는 용량 성분의 영향이 크다고 생각되기 때문이다. 이 때문에 2.4㎓ 이상의 고주파에서는 FET의 온 저항보다 용량 성분이 삽입 손실(Insertion Loss)에 크게 영향을 주는 것이며, 오히려 온 저항보다 용량 성분을 줄이는 것에 주목하여 설계하는 것이 좋다. 즉, 종래의 설계와는 완전히 역전된 발상이 필요하게 되었다.
한편, 도 6에 FET의 게이트 길이 Lg가 0.5㎛ 일 때의 게이트 폭 Wg-아이솔레이션(Isolation)의 관계를 나타낸다.
1㎓의 입력 신호일 때, 게이트 폭 Wg가 1000㎛에서 600㎛까지 작아지면 19.5㏈에서 23.5㏈로 4.0㏈의 아이솔레이션(Isolation)이 개선된다. 마찬가지로, 2.4㎓의 입력 신호일 때, 게이트 폭 Wg가 1000㎛에서 600㎛까지 작아지면 14㏈에서 18㏈로 4.0㏈의 아이솔레이션(Isolation)이 개선된다. 즉, 아이솔레이션(Isolation)은 게이트 전극에 기인하는 OFF측 FET의 기생용량에 의존하여 개선되는 것을 알 수 있다.
따라서, 2.4㎓ 이상의 고주파수대에서는 도 5에서 분명히 알 수 있듯이, 삽입 손실(Insertion Loss)의 약간의 악화밖에 없는 것을 고려하면, 오히려 도 6에 나타낸 아이솔레이션(Isolation)을 우선하여 설계하는 편이 화합물 반도체 칩 사이 즈를 축소시킬 수 있다. 즉, 2.4㎓의 입력 신호일 때 700㎛ 이하의 게이트 폭 Wg이면 16.5㏈ 이상의 아이솔레이션(Isolation)을 확보할 수 있으며, 또한 600㎛ 이하의 게이트 폭 Wg이면 18㏈ 이상의 아이솔레이션(Isolation)을 확보할 수 있다.
구체적으로는, 도 2 및 도 3에 실제의 패턴을 나타낸 본 발명의 화합물 반도체 장치에서는 게이트 길이 Lg 0.5㎛, 게이트 폭 Wg 600㎛의 FET1 및 FET2로 설계하고, 삽입 손실(Insertion Loss) 0.65㏈, 아이솔레이션(Isolation) 18㏈를 확보하고 있다. 이러한 특성은 블루투스(bluetooth)(휴대 전화, 노트 PC, 휴대 정보 단말기, 디지털 카메라, 기타 주변 기기를 무선으로 상호 접속하고, 이동 환경, 비즈니스 환경을 향상시키는 통신 사양)를 포함하는 2.4㎓대 ISM Band(Industrial Scientific and Medical frequency band)를 사용한 스펙트럼 확산 통신의 응용 분야에서의 통신 스위치로서 활용되는 것이다.
계속해서, 도 2, 도 3 및 도 7을 이용하여 패드와 배선층과의 이격 거리를 대폭 단축하는 것에 대하여 설명한다.
도 7에 본 발명의 화합물 반도체 장치의 패드 및 배선의 구조를 나타낸다. 도 7의 (A)는 본딩 패드부, 도 7의 (B)에는 배선층부의 단면도를 각각 나타낸다. 도 2와 같이, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2의 5개의 패드가 기판 주변에 배치되어 있다. 또한, 도 7에 도시된 바와 같이 각 패드는 기판(11) 상에 그 아래의 전면을 따라 설치된 n+형의 불순물 영역(40)(도 2에서는 이점 쇄선으로 나타냄)과, 대부분을 기판(11) 상에 설치된 게이트 금속층(20)과 게이트 금속층(20) 상에 중첩된 패드 금속층(30)으로 형성되는 것에 특징이 있다. 또한, 배선층(42) 아래에도 기판 상에 그 아래의 전면(도 7의 (B))에 불순물 영역(40)이 설치되어 있다. 이러한 경우, 불순물 영역(40)은 소스 영역 및 드레인 영역을 형성하는 이온 주입 공정에서 동시에 형성된 확산 영역이다. 따라서, 금의 본딩 와이어(41)는 패드의 패드 금속층(30) 상에 볼 본딩된다. 여기서, 불순물 영역(40)은 상술된 바와 같이, 공핍층을 억제할 수 있는 불순물 농도를 갖는 에피택셜층이라도 좋고, GaAs 기판의 최상층이 n형 에피택셜층인 경우에는, 이온 주입에 의한 확산 영역을 설치하지 않아도 실시할 수 있고, 도전형은 더이상 n형에 국한시키지 않는다.
이에 따라 패드 및 배선층 아래의 기판(11) 표면에 불순물 영역(40)이 설치된다. 따라서, 불순물이 도핑되지 않은 기판(11)(반절연성이지만, 기판 저항치는 1×107Ω·㎝) 표면과 달리, 불순물 농도가 높으므로(이온종 29Si+로 농도는 1∼5×108㎝-3) 패드 아래 또는 배선층 아래에서의 공핍층이 신장되지 않으므로, 상호 인접하는 패드 및 배선층 또는 다른 패턴과는 이격 거리를 20㎛로부터 20㏈의 아이솔레이션을 확보할 수 있는 한계까지 좁힐 수 있다. 구체적인 예를 들면, 이격 거리를 4㎛로 하면, 20㏈ 이상의 아이솔레이션을 확보하기에 충분하다고 산출되었다. 또한, 전자계 시뮬레이션에서도 4㎛ 정도의 이격 거리를 두면 2.4㎓에 있어서 40㏈ 정도나 아이솔레이션을 얻을 수 있다는 것을 알았다.
여기서, 도 3과 같이, 불순물 영역(40)은 패드 및 배선층의 주단부에만 설치해도 좋다. 즉, 공통 입력 단자 IN의 패드는 상변을 제외하고, 3변을 따라 불순물 영역(40)을 설치하고, 출력 단자 OUT1, OUT2의 패드는 GaAs 기판의 코너 부분을 남겨, 4변을 따라 C 자형으로 불순물 영역(40)을 설치하며, 제어 단자 Ctl-1, Ctl-2의 패드는 GaAs 기판의 코너 부분 및 저항 R1, R2와 접속하는 부분을 제외하고, 변측적인 오각형의 4 변을 따라 C 자형으로 불순물 영역(40)을 설치한다. 불순물 영역(40)을 설치하지 않은 부분은 모두 GaAs 기판의 주단부(周端部)에 면한 부분으로서, 공핍층이 넓어져도 인접하는 패드나 배선과 충분한 이격 거리가 있어, 누설이 문제가 되지 않은 부분이다.
따라서, 5개의 패드가 반도체 칩의 절반 가까이 차지하고 있으므로, 본 발명의 패드의 구조를 채용하면 패드 근방까지 배선층을 배치할 수 있다. 구체적으로는, 배선층 아래에도 불순물 영역(40)이 설치되어 있으므로, 상호 인접하는 패드 전극간, 패드 전극과 배선층간, 배선층간, 또한 저항, 용량 등의 다른 패턴과의 이격 거리를 4㎛까지 근접시켜 배치하는 것이 가능해지며, 반도체 칩의 축소에 크게 기여할 수 있다.
그 결과, 본 발명의 화합물 반도체 칩의 사이즈는 0.37×0.30㎟로 억제할 수 있었다. 이것은 종래의 화합물 반도체 칩 사이즈를 20%나 축소시킬 수 있는 것을 의미한다.
또한, 본 발명을 화합물 반도체 스위치 회로 장치에 적용하면 여러가지의 회로 특성의 개선을 도모할 수 있었다. 첫째, 고주파 입력 전력에 대한 스위치에서의 반사를 나타내는 전압 정재파비 VSWR(Voltage Standing-Wave Ratio)은 1.1∼1.2를 실현하였다. VSWR은 고주파 전송 선로 내의 불연속 부분에서 발생하는 반사파와 입력파 사이에서 발생하는 전압 정재파의 최대치와 최소치의 비를 나타내며, 이상 상태에서는 VSWR=1이고 반사가 0임을 의미한다. 분로 FET를 갖는 종래의 화합물 반도체 스위치 회로 장치에서는 VSWR=1.4 정도이고, 본 발명에서는 전압 정재파비의 대폭적인 개선을 할 수 있었다. 그 이유는, 본 발명의 화합물 반도체 스위치 회로 장치에서는 고주파 전송 선로 내에, 스위치용의 FET1 및 FET2밖에 없으며, 간단한 회로와 아주 작은 사이즈의 FET밖에 없는 디바이스에 의한 것이다.
둘째, 고주파 입력 신호에 대한 출력 신호의 왜곡 레벨을 나타내는 선형성은, PIN1㏈로서 30㏈m을 실현하고 있다. 도 8에 입출력 전력의 선형성을 나타낸다. 입출력 전력비는 이상적으로는 1이 되지만, 삽입 손실(Insertion Loss)이 있으므로 그 만큼 출력 전력이 감소한다. 입력 전력이 커지면 출력 전력이 왜곡되므로, 입력 전력에 대하여 출력 전력이 1㏈ 저하하는 점이 PIN1㏈로 표시되어 있다. 분로 FET가 있는 화합물 반도체 스위치 회로 장치에서는 PIN1㏈는 26㏈m이지만, 분로 FET가 없는 본 발명의 화합물 반도체 스위치 회로 장치에서는 30㏈m이고, 약 4㏈ 이상의 개선을 도모할 수 있다. 그 이유는, 분로 FET가 있는 경우에는 오프한 스위치용과 분로용의 FET의 핀치 오프 전압의 영향을 상승적으로 받는데 반해, 분로 FET가 없는 본 발명의 경우에는 오프한 스위치용의 FET만의 영향뿐이기 때문이다.
여기서, 본 발명의 실시의 형태에서는 화합물 반도체 스위치 회로 장치를 예로 설명했지만, 스위치 회로 장치 이외의 MMIC(예를 들면 증폭기, 믹서)나, 다이오 드, FET 등의 화합물 반도체 장치에 관해서도 마찬가지로 실시할 수 있다.
이상에 상술한 바와 같이, 본 발명에 따르면 이하의 수많은 효과를 얻을 수 있다.
첫째, 반도체 칩 사이즈의 절반 가까이 차지하는 패드 및 배선층 아래 또는 주단부 아래에 불순물 영역을 설치함으로써, 상호 인접하는 패드, 배선층 또는 다른 패턴과의 이격 거리를 4㎛까지 접근시켜 배치할 수 있으므로, 고주파 신호의 결합과 내압 10V의 확보를 작은 스페이스로 할 수 있어, 대폭적인 단축이 가능해진다는 이점을 갖는다.
둘째, 2.4㎓ 이상의 고주파수대에서 분로 FET를 생략해도 아이솔레이션(Isolation)을 확보하는 설계에 주목하고, 지금까지의 FET의 온 저항의 저감을 이차적으로 생각하는 역전적인 발상 수단을 이용하여, 스위치에 이용하는 FET1 및 FET2의 게이트 전극의 게이트 폭 Wg를 700㎛ 이하로 설계한 것이다. 그 결과, 스위치에 이용하는 FET1 및 FET2의 사이즈를 작게 할 수 있으며, 또한 삽입 손실(Insertion Loss)을 작게 억제하여, 아이솔레이션(Isolation)을 확보할 수 있다는 이점을 얻을 수 있다.
셋째, 본 발명의 화합물 반도체 장치에서는 분로 FET를 생략하는 설계가 가능해졌기 때문에, 구성 부품은 FET1, FET2, 저항 R1, R2, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드만으로, 종래의 화합물 반도체 장치에 비하면, 최소 구성 부품으로 구성할 수 있는 이점을 갖는다.
넷째, 상술된 바와 같이 최소 구성 부품과 패드와 배선층의 이격 거리의 축소로 반도체 칩 사이즈를 종래의 화합물 반도체 장치에 비해 20%까지 축소가 가능해지고, 실리콘 반도체 칩과의 가격 경쟁력도 대폭 향상시킬 수 있다. 또한 칩 사이즈를 작게 할 수 있으므로, 종래의 소형 패키지(MCP6 크기 2.1㎜×2.0㎜×0.9㎜)보다 더 소형 패키지(SMCP6 크기 1.6㎜×1.6㎜×0.75㎜)에 실장할 수 있게 되었다.
다섯째, 삽입 손실(Insertion Loss)이 2.4㎓ 이상의 고주파가 되어도 그다지 증가하지 않으므로, 분로 FET를 생략해도 아이솔레이션(Isolation)을 취할 수 있는 설계가 가능해졌다. 예를 들면, 3㎓의 입력 신호와 게이트 폭 300㎛에서도 분로 FET 없이 충분히 아이솔레이션(Isolation)을 확보할 수 있다.
여섯째, 본 발명의 화합물 반도체 장치에서는 고주파 입력 전력에 대한 스위치에서의 반사를 나타내는 전압 정재파비 VSWR(Voltage Standing-Wave Ratio)을 1.1∼1.2로 실현할 수 있어, 반사가 적은 스위치를 제공할 수 있다.
일곱번째, 본 발명의 화합물 반도체 장치에서는, 고주파 입력 신호에 대한 출력 신호의 왜곡 레벨을 나타내는 선형성 PIN1㏈를 30㏈m로 향상시킬 수 있어, 스위치의 선형성을 대폭적으로 개선할 수 있다.



Claims (25)

  1. 화합물 반도체 기판과,
    상기 화합물 반도체 기판 상에 설치된 패드와,
    상기 패드에 고착되는 본딩 와이어를 구비하고,
    상기 패드는 직접 상기 기판 상에 배치되고, 상기 패드 아래의 상기 기판 표면에 활성화된 불순물 영역을 설치하고,
    상기 불순물 영역에서 상기 패드 아래의 공핍층의 확대를 규제하는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 불순물 영역은 에피택셜층인 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항에 있어서,
    상기 불순물 영역은 이온 주입에 의한 확산 영역인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항에 있어서,
    상기 불순물 영역은 상기 패드의 상기 기판 접촉 부분으로부터 밀려나와 설치되는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항에 있어서,
    상기 상호 인접하는 패드끼리의 이격 거리는, 4㎛ 이상 20㎛ 이하로 소정의 아이솔레이션을 확보할 수 있는 한계까지 좁힐 수 있는 것을 특징으로 하는 화합물 반도체 장치.
  6. 화합물 반도체 기판과,
    상기 화합물 반도체 기판 상에 설치된 패드와,
    상기 패드에 고착되는 본딩 와이어와,
    배선층을 구비하고,
    상기 배선층은 직접 상기 기판 상에 배치되며, 상기 배선층 아래의 상기 기판 표면에 활성화된 불순물 영역을 설치하고,
    상기 불순물 영역에서 상기 배선층 아래의 공핍층의 확대를 규제하는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제6항에 있어서,
    상기 불순물 영역은 에피택셜층인 것을 특징으로 하는 화합물 반도체 장치.
  8. 제6항에 있어서,
    상기 불순물 영역은 이온 주입에 의한 확산 영역인 것을 특징으로 하는 화합 물 반도체 장치.
  9. 제6항에 있어서,
    상기 불순물 영역은 상기 배선층의 상기 기판 접촉 부분으로부터 밀려나와 설치되는 것을 특징으로 하는 화합물 반도체 장치.
  10. 제6항에 있어서,
    상기 상호 인접하는 패드 및 배선층과의 이격 거리는, 4㎛ 이상 20㎛ 이하로 소정의 아이솔레이션을 확보할 수 있는 한계까지 좁힐 수 있는 것을 특징으로 하는 화합물 반도체 장치.
  11. 제6항에 있어서,
    상기 상호 인접하는 배선층과의 이격 거리는, 4㎛ 이상 20㎛ 이하로 소정의 아이솔레이션을 확보할 수 있는 한계까지 좁힐 수 있는 것을 특징으로 하는 화합물 반도체 장치.
  12. 화합물 반도체 기판에 채널층을 설치하고, 상기 채널층 표면에 소스 전극, 게이트 전극 및 드레인 전극을 설치한 제1 및 제2 FET를 형성하고, 양 FET의 소스 전극 혹은 드레인 전극을 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속되는 OUT1 및 OUT2를 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극에 접속되는 제어 단자에 제어 신호를 인가하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 화합물 반도체 장치에 있어서,
    상기 공통 입력 단자, 상기 제1 및 제2 출력 단자, 상기 제어 단자가 되는 패드는 직접 상기 기판 상에 배치되며, 상기 패드 아래에 활성화된 불순물 영역을 설치하고, 반절연성 기판 상에 직접 설치한 화합물 반도체 장치의 다른 패턴과의 이격 거리를 4㎛ 이상 2O㎛ 이하로 하는 것을 특징으로 하는 화합물 반도체 장치.
  13. 제12항에 있어서,
    상기 불순물 영역은 에피택셜층인 것을 특징으로 하는 화합물 반도체 장치.
  14. 제12항에 있어서,
    상기 불순물 영역은 이온 주입에 의한 확산 영역인 것을 특징으로 하는 화합물 반도체 장치.
  15. 제12항에 있어서,
    상기 불순물 영역은 상기 패드의 상기 기판 접촉 부분으로부터 밀려나와 설치되는 것을 특징으로 하는 화합물 반도체 장치.
  16. 제12항에 있어서,
    상기 상호 인접하는 상기 패드와 상기 다른 패턴과의 이격 거리는, 소정의 아이솔레이션을 확보할 수 있는 한계까지 좁힐 수 있는 것을 특징으로 하는 화합물 반도체 장치.
  17. 제12항에 있어서,
    상기 불순물 영역으로서 소스 영역 및 드레인 영역의 확산 영역을 이용하는 것을 특징으로 하는 화합물 반도체 장치.
  18. 제12항에 있어서,
    상기 제1 및 제2 FET는 상기 채널층에 쇼트키 접촉하는 게이트 전극과, 상기 채널층에 오믹 접촉하는 소스 및 드레인 전극을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
  19. 화합물 반도체 기판에 채널층을 설치하고, 상기 채널층 표면에 소스 전극, 게이트 전극 및 드레인 전극을 설치한 제1 및 제2 FET를 형성하고, 양 FET의 소스 전극 혹은 드레인 전극을 공통 입력 단자로 하고, 양 FET의 드레인 전극 혹은 소스 전극에 접속되는 OUT1 및 OUT2를 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극에 접속되는 제어 단자에 제어 신호를 인가하여 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 화합물 반도체 장치에 있어서,
    상기 공통 입력 단자, 상기 제1 및 제2 출력 단자, 상기 제어 단자가 되는 패드와 FET를 접속하는 배선층은 직접 상기 기판 상에 배치되며, 상기 배선층 아래에 활성화된 불순물 영역을 설치하고, 반절연성 기판 상에 직접 설치한 화합물 반도체 장치의 다른 패턴과의 이격 거리를 4㎛ 이상 20㎛ 이하로 하는 것을 특징으로 하는 화합물 반도체 장치.
  20. 제19항에 있어서,
    상기 불순물 영역은 에피택셜층인 것을 특징으로 하는 화합물 반도체 장치.
  21. 제19항에 있어서,
    상기 불순물 영역은 이온 주입에 의한 확산 영역인 것을 특징으로 하는 화합물 반도체 장치.
  22. 제19항에 있어서,
    상기 불순물 영역은 상기 배선층의 상기 기판 접촉 부분으로부터 밀려나와 설치되는 것을 특징으로 하는 화합물 반도체 장치.
  23. 제19항에 있어서,
    상기 상호 인접하는 배선층과 상기 다른 패턴과의 이격 거리는, 소정의 아이솔레이션을 확보할 수 있는 한계까지 좁힐 수 있는 것을 특징으로 하는 화합물 반 도체 장치.
  24. 제19항에 있어서,
    상기 불순물 영역으로서 소스 영역 및 드레인 영역의 확산 영역을 이용하는 것을 특징으로 하는 화합물 반도체 장치.
  25. 제19항에 있어서,
    상기 제1 및 제2 FET는 상기 채널층에 쇼트키 접촉하는 게이트 전극과,
    상기 채널층에 오믹 접촉하는 소스 및 드레인 전극을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
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