JPH11126867A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11126867A JPH11126867A JP29111497A JP29111497A JPH11126867A JP H11126867 A JPH11126867 A JP H11126867A JP 29111497 A JP29111497 A JP 29111497A JP 29111497 A JP29111497 A JP 29111497A JP H11126867 A JPH11126867 A JP H11126867A
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- H01L2924/30107—Inductance
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Abstract
(57)【要約】
【課題】高い気密性を有する空間を半導体基板の動作領
域上に形成することにより、高い特性と信頼性を有する
半導体装置及びその製造方法を提供する。 【解決手段】本発明の半導体装置は、リードフレーム１
と、そのリードフレーム１上にフリップチップマウント
される半導体基板２と、その半導体基板２に、パッド電
極を除く動作領域を囲むように設けられた導電体からな
る微小壁１３と、を有し、微小壁１３とリードフレーム
１によって囲まれる密封空間１８が形成される。
域上に形成することにより、高い特性と信頼性を有する
半導体装置及びその製造方法を提供する。 【解決手段】本発明の半導体装置は、リードフレーム１
と、そのリードフレーム１上にフリップチップマウント
される半導体基板２と、その半導体基板２に、パッド電
極を除く動作領域を囲むように設けられた導電体からな
る微小壁１３と、を有し、微小壁１３とリードフレーム
１によって囲まれる密封空間１８が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、１０ＧＨｚ以上の高周波で動
作する樹脂封止型の半導体装置及びその製造方法に関す
る。
の製造方法に関し、特に、１０ＧＨｚ以上の高周波で動
作する樹脂封止型の半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】図６は、トランスファ成型法により製造
される一般的な樹脂封止型の半導体装置を示す断面図で
ある。図６に示すように、リードフレーム６０のアイラ
ンド部に半導体基板６１がマウントされ、リードフレー
ム６０と半導体基板６１とは、金線等のボンディングワ
イヤ６２によって接続される。そして、外部からの保護
のために、半導体基板６１やボンディングワイヤ６２
は、樹脂６３によって隙間なく封止される。
される一般的な樹脂封止型の半導体装置を示す断面図で
ある。図６に示すように、リードフレーム６０のアイラ
ンド部に半導体基板６１がマウントされ、リードフレー
ム６０と半導体基板６１とは、金線等のボンディングワ
イヤ６２によって接続される。そして、外部からの保護
のために、半導体基板６１やボンディングワイヤ６２
は、樹脂６３によって隙間なく封止される。
【０００３】このようなリードフレームを用いたトラン
スファ成型法による樹脂封止型の半導体装置は、セラミ
ック製パッケージ等他のパッケージを用いた半導体装置
と比べて非常に安価に製造できるため、数ＧＨｚ以下の
比較的低周波で動作させる場合や製造コストを重視する
場合等に用いられる。
スファ成型法による樹脂封止型の半導体装置は、セラミ
ック製パッケージ等他のパッケージを用いた半導体装置
と比べて非常に安価に製造できるため、数ＧＨｚ以下の
比較的低周波で動作させる場合や製造コストを重視する
場合等に用いられる。
【０００４】しかし、上記の樹脂封止型半導体装置は、
１０ＧＨｚを超える高周波で使用すると、半導体基板や
ボンディングワイヤが樹脂に覆われることによる誘電体
損の影響や、ＦＥＴの動作領域の各電極間に発生する寄
生容量の影響が無視できなくなるという問題がある。
１０ＧＨｚを超える高周波で使用すると、半導体基板や
ボンディングワイヤが樹脂に覆われることによる誘電体
損の影響や、ＦＥＴの動作領域の各電極間に発生する寄
生容量の影響が無視できなくなるという問題がある。
【０００５】図７は、電界効果トランジスタ（ＦＥＴ：
Field Effect Transistor）を含む半導体基板中のＦＥ
Ｔ動作領域を示す断面図である。図７中、７０はゲート
電極、７１はドレインオーミック電極、７２はソースオ
ーミック電極である。図７に示すように、ゲート電極７
０と他電極間が逆バイアスされ、空乏層７３が形成され
ることによって発生する本来の容量の他に、電極の周り
がＳｉＮx、ＳｉＯy、あるいは樹脂等の高誘電体７４に
覆われることによる寄生容量が発生する。特に、ゲート
電極７０とドレインオーミック電極７１間の容量はわず
かな増加で大きく特性を劣化させる。
Field Effect Transistor）を含む半導体基板中のＦＥ
Ｔ動作領域を示す断面図である。図７中、７０はゲート
電極、７１はドレインオーミック電極、７２はソースオ
ーミック電極である。図７に示すように、ゲート電極７
０と他電極間が逆バイアスされ、空乏層７３が形成され
ることによって発生する本来の容量の他に、電極の周り
がＳｉＮx、ＳｉＯy、あるいは樹脂等の高誘電体７４に
覆われることによる寄生容量が発生する。特に、ゲート
電極７０とドレインオーミック電極７１間の容量はわず
かな増加で大きく特性を劣化させる。
【０００６】近年、ゲート部での抵抗の増加を抑えなが
ら、電極間容量を小さくするために、Ｔ型ゲート構造が
採用されるようになった。しかし、Ｔ型ゲート構造で
は、ゲート電極の庇下部がＳｉＯx、ＳｉＮy等の絶縁膜
や封止樹脂で埋まることにより特性が大きく劣化すると
いう問題がある。
ら、電極間容量を小さくするために、Ｔ型ゲート構造が
採用されるようになった。しかし、Ｔ型ゲート構造で
は、ゲート電極の庇下部がＳｉＯx、ＳｉＮy等の絶縁膜
や封止樹脂で埋まることにより特性が大きく劣化すると
いう問題がある。
【０００７】そこで、このような問題を解決するため
に、キャップ方式の樹脂パッケージが用いられるように
なった。図８は、従来のキャップ方式の樹脂パッケージ
を用いた半導体装置を示す断面図である。図８に示すよ
うに、樹脂封着によりリードフレーム８０の下部に樹脂
８１で土台が形成され、リードフレーム８０上に半導体
基板８２がマウントされ、リードフレーム８０と半導体
基板８２とがボンディングワイヤ８３で接続される。そ
して、接着剤を介してキャップ状に形成された樹脂８４
で蓋をすることにより、半導体基板８２の上部に空間が
形成される。これによって、比較的安価で特性劣化のな
い半導体装置が得られる。
に、キャップ方式の樹脂パッケージが用いられるように
なった。図８は、従来のキャップ方式の樹脂パッケージ
を用いた半導体装置を示す断面図である。図８に示すよ
うに、樹脂封着によりリードフレーム８０の下部に樹脂
８１で土台が形成され、リードフレーム８０上に半導体
基板８２がマウントされ、リードフレーム８０と半導体
基板８２とがボンディングワイヤ８３で接続される。そ
して、接着剤を介してキャップ状に形成された樹脂８４
で蓋をすることにより、半導体基板８２の上部に空間が
形成される。これによって、比較的安価で特性劣化のな
い半導体装置が得られる。
【０００８】また、特開平８ー７００６１号公報では、
上面に半導体素子が設けられた基板と、その基板上に設
けられ、基板上の半導体素子を囲う微小壁と、その微小
壁により形成される半導体素子を囲む空間を密封する微
小ふたと、を有する高周波集積回路が開示されている。
導電体で微小壁を形成する場合には、絶縁体の微小壁の
上に導電体をさらに堆積する。
上面に半導体素子が設けられた基板と、その基板上に設
けられ、基板上の半導体素子を囲う微小壁と、その微小
壁により形成される半導体素子を囲む空間を密封する微
小ふたと、を有する高周波集積回路が開示されている。
導電体で微小壁を形成する場合には、絶縁体の微小壁の
上に導電体をさらに堆積する。
【０００９】
【発明が解決しようとする課題】従来のキャップ方式の
樹脂パッケージでは、隙間なく樹脂で半導体基板が覆わ
れた場合と比べて、気密性が低下するという問題があ
る。
樹脂パッケージでは、隙間なく樹脂で半導体基板が覆わ
れた場合と比べて、気密性が低下するという問題があ
る。
【００１０】一方、特開平８ー７００６１号公報に開示
された高周波集積回路は、キャップ方式の樹脂パッケー
ジに比べて、半導体基板上に設けられる空間の気密性の
向上を図ることができる。
された高周波集積回路は、キャップ方式の樹脂パッケー
ジに比べて、半導体基板上に設けられる空間の気密性の
向上を図ることができる。
【００１１】しかし、微小壁への蓋の接着工程及び蓋の
形成工程において高い精度が要求される。
形成工程において高い精度が要求される。
【００１２】また、蓋形成工程において、ビームリード
を形成できるとしているが、この場合、十分な長さのビ
ームリードを形成するためには、半導体基板を高精度で
再配列する必要がある。
を形成できるとしているが、この場合、十分な長さのビ
ームリードを形成するためには、半導体基板を高精度で
再配列する必要がある。
【００１３】また、絶縁膜の堆積後、電極にダメージを
与えることのないように、電極周りの絶縁膜を全て除去
しなければならないという問題がある。例えば、近年よ
く使用されているＡｌを用いたＴ型ゲート電極では、異
方性であるドライエッチングによるゲート電極庇下部の
絶縁膜の除去が難しく、フッ酸によるウェットエッチン
グではＡｌが腐食され使用できないという問題がある。
与えることのないように、電極周りの絶縁膜を全て除去
しなければならないという問題がある。例えば、近年よ
く使用されているＡｌを用いたＴ型ゲート電極では、異
方性であるドライエッチングによるゲート電極庇下部の
絶縁膜の除去が難しく、フッ酸によるウェットエッチン
グではＡｌが腐食され使用できないという問題がある。
【００１４】さらに、絶縁膜を除去した後、電極が露出
することになり、その後、再度保護絶縁膜を形成しなけ
れば、わずかの不純物により特性劣化を引き起こす可能
性があり、信頼性に問題がある。
することになり、その後、再度保護絶縁膜を形成しなけ
れば、わずかの不純物により特性劣化を引き起こす可能
性があり、信頼性に問題がある。
【００１５】本発明は、上記課題を解決するためになさ
れたものであり、高い気密性を有する空間を半導体基板
の動作領域上に形成することにより、高い特性と信頼性
を有する半導体装置及びその製造方法を提供することを
目的とする。
れたものであり、高い気密性を有する空間を半導体基板
の動作領域上に形成することにより、高い特性と信頼性
を有する半導体装置及びその製造方法を提供することを
目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
リードフレームと、そのリードフレーム上にフリップチ
ップマウントされる半導体基板と、その半導体基板に、
パッド電極を除く動作領域を囲むように設けられた導電
体からなる微小壁と、を有し、微小壁とリードフレーム
によって囲まれる密封空間が形成される、ことを特徴と
するものである。
リードフレームと、そのリードフレーム上にフリップチ
ップマウントされる半導体基板と、その半導体基板に、
パッド電極を除く動作領域を囲むように設けられた導電
体からなる微小壁と、を有し、微小壁とリードフレーム
によって囲まれる密封空間が形成される、ことを特徴と
するものである。
【００１７】本発明の半導体装置によれば、半導体基板
の動作領域上に、微小壁とリードフレームとによって囲
まれる高い気密性を有する密封空間が形成されるので、
寄生容量等による特性劣化を抑えることができる。
の動作領域上に、微小壁とリードフレームとによって囲
まれる高い気密性を有する密封空間が形成されるので、
寄生容量等による特性劣化を抑えることができる。
【００１８】上記微小壁は、半導体基板に形成された電
極保護用の絶縁膜上に設けられる。
極保護用の絶縁膜上に設けられる。
【００１９】本発明の半導体装置は又、リードフレーム
と、そのリードフレーム上にフリップチップマウントさ
れる半導体基板と、その半導体基板に、動作領域を囲む
ように設けられた壁状のソースパッド電極と、半導体基
板に設けられた柱状のドレインパッド電極と、半導体基
板に設けられた柱状のゲートパッド電極と、を有し、ソ
ースパッド電極、ドレインパッド電極及びゲートパッド
電極は、略同一の高さを有し、ソースパッド電極とリー
ドフレームによって囲まれる密封空間が形成されること
を特徴とするものである。
と、そのリードフレーム上にフリップチップマウントさ
れる半導体基板と、その半導体基板に、動作領域を囲む
ように設けられた壁状のソースパッド電極と、半導体基
板に設けられた柱状のドレインパッド電極と、半導体基
板に設けられた柱状のゲートパッド電極と、を有し、ソ
ースパッド電極、ドレインパッド電極及びゲートパッド
電極は、略同一の高さを有し、ソースパッド電極とリー
ドフレームによって囲まれる密封空間が形成されること
を特徴とするものである。
【００２０】上記ドレインパッド電極に接続されるドレ
イン電極とゲートパッド電極に接続されるゲート電極と
は、ソースパッド電極との交差部分の幅が、他の部分の
幅よりも細く形成されると、交差部分での寄生容量を低
減することができるので好ましい。
イン電極とゲートパッド電極に接続されるゲート電極と
は、ソースパッド電極との交差部分の幅が、他の部分の
幅よりも細く形成されると、交差部分での寄生容量を低
減することができるので好ましい。
【００２１】上記ソースパッド電極は、ドレインパッド
電極に接続されるドレイン電極とゲートパッド電極に接
続されるゲート電極との交差部分の幅が、他の部分の幅
よりも細く形成されると、交差部分での寄生容量を低減
することができるので好ましい。
電極に接続されるドレイン電極とゲートパッド電極に接
続されるゲート電極との交差部分の幅が、他の部分の幅
よりも細く形成されると、交差部分での寄生容量を低減
することができるので好ましい。
【００２２】本発明の半導体装置の製造方法は、（１）
半導体基板にソースオーミック電極、ドレインオーミッ
ク電極及びゲート電極を形成する工程と、（２）半導体
基板に電極保護用の絶縁膜を形成する工程と、（３）ソ
ースオーミック電極、ドレインオーミック電極及びゲー
ト電極上の絶縁膜にスルーホールを形成する工程と、
（４）半導体基板の絶縁膜上に、ソースオーミック電極
にスルーホールを介して接続され動作領域を囲むように
設けられた壁状のソースパッド電極、ドレインオーミッ
ク電極にスルーホールを介して接続される柱状のドレイ
ンパッド電極及びゲート電極にスルーホールを介して接
続される柱状のゲートパッド電極を形成する工程と、
（５）ソースパッド電極、ドレインパッド電極及びゲー
トパッド電極の各先端部をリードフレームに接合する工
程と、を有し、（１）から（５）の順序で行われること
を特徴とするものである。
半導体基板にソースオーミック電極、ドレインオーミッ
ク電極及びゲート電極を形成する工程と、（２）半導体
基板に電極保護用の絶縁膜を形成する工程と、（３）ソ
ースオーミック電極、ドレインオーミック電極及びゲー
ト電極上の絶縁膜にスルーホールを形成する工程と、
（４）半導体基板の絶縁膜上に、ソースオーミック電極
にスルーホールを介して接続され動作領域を囲むように
設けられた壁状のソースパッド電極、ドレインオーミッ
ク電極にスルーホールを介して接続される柱状のドレイ
ンパッド電極及びゲート電極にスルーホールを介して接
続される柱状のゲートパッド電極を形成する工程と、
（５）ソースパッド電極、ドレインパッド電極及びゲー
トパッド電極の各先端部をリードフレームに接合する工
程と、を有し、（１）から（５）の順序で行われること
を特徴とするものである。
【００２３】本発明の半導体装置の製造方法によれば、
フリップチップマウントすることにより半導体基板の動
作領域上に密封空間を形成することができるので、特開
平８ー７００６１号公報に開示された高周波集積回路の
場合のように、絶縁体による微小壁を形成するための厚
い絶縁膜堆積工程や、その後のエッチング工程等が不要
となる。
フリップチップマウントすることにより半導体基板の動
作領域上に密封空間を形成することができるので、特開
平８ー７００６１号公報に開示された高周波集積回路の
場合のように、絶縁体による微小壁を形成するための厚
い絶縁膜堆積工程や、その後のエッチング工程等が不要
となる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。図１は、本発明の第１の実
施の形態に係る半導体装置を示す断面図、図２は、本発
明の第１の実施の形態に係る半導体装置における半導体
基板及び微小壁を示す斜視図、図３は、リードフレーム
を示す平面図、図４は、本発明の第１の実施の形態に係
る半導体装置において、リードフレーム上に半導体基板
をマウントした状態を示す斜視図である。なお、図１は
図２のＩ−Ｉ線断面図である。
面を参照しながら説明する。図１は、本発明の第１の実
施の形態に係る半導体装置を示す断面図、図２は、本発
明の第１の実施の形態に係る半導体装置における半導体
基板及び微小壁を示す斜視図、図３は、リードフレーム
を示す平面図、図４は、本発明の第１の実施の形態に係
る半導体装置において、リードフレーム上に半導体基板
をマウントした状態を示す斜視図である。なお、図１は
図２のＩ−Ｉ線断面図である。
【００２５】図１及び図２に示すように、本発明の第１
の実施の形態に係る半導体装置は、リードフレーム１
と、そのリードフレーム１上にフリップチップマウント
される半導体基板２と、その半導体基板２に、動作領域
を囲むように設けられた微小壁からなるソースパッド電
極１３と、半導体基板２に設けられた柱状のドレインパ
ッド電極１１と、半導体基板２に設けられた柱状のゲー
トパッド電極１２とを有する。ここで、動作領域とは、
半導体基板２のうち、実際にＦＥＴ動作を行い、電流が
流れる活性な領域をいう。
の実施の形態に係る半導体装置は、リードフレーム１
と、そのリードフレーム１上にフリップチップマウント
される半導体基板２と、その半導体基板２に、動作領域
を囲むように設けられた微小壁からなるソースパッド電
極１３と、半導体基板２に設けられた柱状のドレインパ
ッド電極１１と、半導体基板２に設けられた柱状のゲー
トパッド電極１２とを有する。ここで、動作領域とは、
半導体基板２のうち、実際にＦＥＴ動作を行い、電流が
流れる活性な領域をいう。
【００２６】半導体基板２の形状については、特に制約
はないが、リードフレーム１の加工精度とマウント精度
を考慮し、ゲートパッド電極１２とドレインパッド電極
１１を結ぶ方向の寸法が大きい方が容易な構造となるの
で好ましい。例えば、上記の寸法が５００μｍとなる３
００×５００μｍの半導体基板２が用いられる。
はないが、リードフレーム１の加工精度とマウント精度
を考慮し、ゲートパッド電極１２とドレインパッド電極
１１を結ぶ方向の寸法が大きい方が容易な構造となるの
で好ましい。例えば、上記の寸法が５００μｍとなる３
００×５００μｍの半導体基板２が用いられる。
【００２７】リードフレーム１は、図３に示すように、
中央部にアイランド部１ａが形成される。
中央部にアイランド部１ａが形成される。
【００２８】半導体基板２にはソースオーミック電極
６、ドレインオーミック電極５及びゲート電極７が水平
方向に配置され、かつ、各電極５、６、７を保護するた
めの絶縁膜１５が形成される。また、ソースオーミック
電極６、ドレインオーミック電極５及びゲート電極７上
の絶縁膜１５にスルーホール１４が形成される。
６、ドレインオーミック電極５及びゲート電極７が水平
方向に配置され、かつ、各電極５、６、７を保護するた
めの絶縁膜１５が形成される。また、ソースオーミック
電極６、ドレインオーミック電極５及びゲート電極７上
の絶縁膜１５にスルーホール１４が形成される。
【００２９】ソースオーミック電極６は、スルーホール
１４を介してソースパッド電極１３に接続され、ドレイ
ンオーミック電極５はスルーホール１４を介してドレイ
ンパッド電極１１に接続され、ゲート電極７は、スルー
ホール１４を介してゲートパッド電極１２に接続され
る。
１４を介してソースパッド電極１３に接続され、ドレイ
ンオーミック電極５はスルーホール１４を介してドレイ
ンパッド電極１１に接続され、ゲート電極７は、スルー
ホール１４を介してゲートパッド電極１２に接続され
る。
【００３０】ソースパッド電極１３、ドレインパッド電
極１１及びゲートパッド電極１２は、半導体基板２の絶
縁膜１５上に設けられ、数十μｍの略同一の高さを有
し、Ａｕメッキにより形成される。
極１１及びゲートパッド電極１２は、半導体基板２の絶
縁膜１５上に設けられ、数十μｍの略同一の高さを有
し、Ａｕメッキにより形成される。
【００３１】半導体基板２をリードフレーム１にフリッ
プチップマウントすることにより、ソースパッド電極１
３及びリードフレーム１によって囲まれた密封空間１８
が形成される（図１及び図４参照）。
プチップマウントすることにより、ソースパッド電極１
３及びリードフレーム１によって囲まれた密封空間１８
が形成される（図１及び図４参照）。
【００３２】次に、本発明の半導体装置の製造方法を説
明する。
明する。
【００３３】まず、高周波用途の半導体基板２に対し、
従来の工程通り、ソースオーミック電極６、ドレインオ
ーミック電極５、ゲート電極７を形成する。
従来の工程通り、ソースオーミック電極６、ドレインオ
ーミック電極５、ゲート電極７を形成する。
【００３４】次いで、半導体基板２に電極保護用絶縁膜
１５を堆積する。この電極保護用絶縁膜１５の膜厚が厚
くなると信頼性が向上し、ソースパッド電極１３と、ド
レインオーミック電極６及びゲート電極７との各々の交
差部分で発生する寄生容量が抑えられる。しかし、ＦＥ
Ｔ動作領域の電極周りの寄生容量が大きくなる。ゲート
電極７の形状や寸法によるが、通常、約０．０５〜約
０．５μｍ程度堆積され、厚さ約０．１μｍの窒化膜の
堆積を行うのが好ましい。
１５を堆積する。この電極保護用絶縁膜１５の膜厚が厚
くなると信頼性が向上し、ソースパッド電極１３と、ド
レインオーミック電極６及びゲート電極７との各々の交
差部分で発生する寄生容量が抑えられる。しかし、ＦＥ
Ｔ動作領域の電極周りの寄生容量が大きくなる。ゲート
電極７の形状や寸法によるが、通常、約０．０５〜約
０．５μｍ程度堆積され、厚さ約０．１μｍの窒化膜の
堆積を行うのが好ましい。
【００３５】次いで、ドレインオーミック電極５、ソー
スオーミック電極６、ゲート電極７上の各保護用の絶縁
膜１５に外部接続用パッド電極を結合するためのスルー
ホール１４を形成する。
スオーミック電極６、ゲート電極７上の各保護用の絶縁
膜１５に外部接続用パッド電極を結合するためのスルー
ホール１４を形成する。
【００３６】次いで、ＴｉーＰｔを下地としてＡｕメッ
キにより、高さ１０〜２０μｍ程度の微小壁状のソース
パッド電極１３、柱状のドレインパッド電極１１、柱状
のゲートパッド電極１２を形成する。
キにより、高さ１０〜２０μｍ程度の微小壁状のソース
パッド電極１３、柱状のドレインパッド電極１１、柱状
のゲートパッド電極１２を形成する。
【００３７】ソースパッド電極１３は、パッド電極を除
くＦＥＴ動作領域を囲うようにして配置される。ソース
パッド電極１３の微小壁の幅は、その後行われる半田塗
布、金バンプ形成工程の精度や、下部に配置されるドレ
インオーミック電極５、ゲート電極７との交差部で発生
する寄生容量、微小壁に要求される気密性や機械的強度
等を考慮して決められる。
くＦＥＴ動作領域を囲うようにして配置される。ソース
パッド電極１３の微小壁の幅は、その後行われる半田塗
布、金バンプ形成工程の精度や、下部に配置されるドレ
インオーミック電極５、ゲート電極７との交差部で発生
する寄生容量、微小壁に要求される気密性や機械的強度
等を考慮して決められる。
【００３８】ソースパッド電極１３の各辺毎の幅は、同
一にしてもよく、異なるようにしてもよい。第１の実施
の形態では、各辺の幅を約２０μｍとする。ソースパッ
ド電極１３と電極保護用の絶縁膜１５を介して交差する
部分のドレインオーミック電極６、ゲート電極７の幅
は、交差部分での寄生容量を増加させないため、抵抗成
分がほとんどない範囲でできるだけ細く（例えば、約３
μｍに）形成するのが好ましい。電極の厚さにより異な
るが、信号の伝搬距離が数十μｍの長さであれば、通
常、この幅では、ほとんど抵抗成分がないため特性に大
きな影響はない。このとき、交差部分で発生する寄生容
量は、窒化膜の誘電率を７とすると、０．０３５ｐＦ程
度となる。ゲート・ソース間容量、ドレイン・ソース間
容量のこの程度の増加は、特性の大きな劣化にはつなが
ることはない。
一にしてもよく、異なるようにしてもよい。第１の実施
の形態では、各辺の幅を約２０μｍとする。ソースパッ
ド電極１３と電極保護用の絶縁膜１５を介して交差する
部分のドレインオーミック電極６、ゲート電極７の幅
は、交差部分での寄生容量を増加させないため、抵抗成
分がほとんどない範囲でできるだけ細く（例えば、約３
μｍに）形成するのが好ましい。電極の厚さにより異な
るが、信号の伝搬距離が数十μｍの長さであれば、通
常、この幅では、ほとんど抵抗成分がないため特性に大
きな影響はない。このとき、交差部分で発生する寄生容
量は、窒化膜の誘電率を７とすると、０．０３５ｐＦ程
度となる。ゲート・ソース間容量、ドレイン・ソース間
容量のこの程度の増加は、特性の大きな劣化にはつなが
ることはない。
【００３９】次いで、ソースパッド電極１３、ドレイン
パッド電極１１及びゲートパッド電極１２の裏面を研磨
した後、各電極上に半田塗布、あるいは金バンプの形成
を行う。ここでは、ソースパッド電極１３には約５０μ
ｍ程度の間隔で８点、ドレインパッド電極１１及びゲー
トパッド電極１２上には約１００μｍの間隔で各２点ず
つ直径１５μｍの金バンプ形成を行う。
パッド電極１１及びゲートパッド電極１２の裏面を研磨
した後、各電極上に半田塗布、あるいは金バンプの形成
を行う。ここでは、ソースパッド電極１３には約５０μ
ｍ程度の間隔で８点、ドレインパッド電極１１及びゲー
トパッド電極１２上には約１００μｍの間隔で各２点ず
つ直径１５μｍの金バンプ形成を行う。
【００４０】次いで、ペレッタイズを経て、図３に示す
ような形状のリードフレーム１に半導体基板２をフリッ
プチップマウントを行う。その際、リードフレーム１
を、約３００℃程度に加熱し、半田、あるいは金バンプ
を介し、各電極１１、１２、１３とリードフレーム１を
熱圧着させる。金バンプを用いる場合には、密着性を向
上させるため、微小壁上の金バンプ間隔程度の振幅でス
クラブをかえるのが好ましい。
ような形状のリードフレーム１に半導体基板２をフリッ
プチップマウントを行う。その際、リードフレーム１
を、約３００℃程度に加熱し、半田、あるいは金バンプ
を介し、各電極１１、１２、１３とリードフレーム１を
熱圧着させる。金バンプを用いる場合には、密着性を向
上させるため、微小壁上の金バンプ間隔程度の振幅でス
クラブをかえるのが好ましい。
【００４１】次いで、トランスファ成型法で、樹脂４に
よって半導体基板２を封止する（図１参照）。
よって半導体基板２を封止する（図１参照）。
【００４２】その後、フレームからの切り離し工程、リ
ード成型工程を経て、半導体装置が完成する。
ード成型工程を経て、半導体装置が完成する。
【００４３】本発明の第１の実施の形態に係る半導体装
置によれば、半導体基板２の動作領域に、微小壁からな
るソースパッド電極１３とリードフレーム１とによって
囲まれた高い気密性を有する密封空間１８が形成される
ので、寄生容量等による特性劣化を抑えることができ、
信頼性を向上させることができる。本発明者が行った実
験によれば、１２ＧＨｚで得られた特性について、本発
明の半導体装置では、従来のキャップ式の樹脂パッケー
ジを用いた半導体装置と比べ、雑音指数が約０．０５ｄ
Ｂ悪い適度でほぼ同等であり、利得特性が約０．８ｄＢ
程度向上した。
置によれば、半導体基板２の動作領域に、微小壁からな
るソースパッド電極１３とリードフレーム１とによって
囲まれた高い気密性を有する密封空間１８が形成される
ので、寄生容量等による特性劣化を抑えることができ、
信頼性を向上させることができる。本発明者が行った実
験によれば、１２ＧＨｚで得られた特性について、本発
明の半導体装置では、従来のキャップ式の樹脂パッケー
ジを用いた半導体装置と比べ、雑音指数が約０．０５ｄ
Ｂ悪い適度でほぼ同等であり、利得特性が約０．８ｄＢ
程度向上した。
【００４４】また、半導体基板２のＦＥＴ動作領域上に
密封空間１８を形成するために、特開平８ー７００６１
号公報に開示された高周波集積回路で必要とされる絶縁
体による微小壁を形成するための厚い絶縁膜堆積工程
や、その後のエッチング工程が不要となる。その結果、
本発明の半導体装置の製造工程が簡単になり、生産性が
向上する。
密封空間１８を形成するために、特開平８ー７００６１
号公報に開示された高周波集積回路で必要とされる絶縁
体による微小壁を形成するための厚い絶縁膜堆積工程
や、その後のエッチング工程が不要となる。その結果、
本発明の半導体装置の製造工程が簡単になり、生産性が
向上する。
【００４５】また、半導体基板２をリードフレーム１に
フリップチップマウントするため、厚い金メッキと個々
の電極上への半田、もしくは金バンプの形成、さらに、
半導体基板２を上下反転させる等、高い精度でマウント
する必要があるが、従来のように微小壁に蓋をかぶせる
程の精度は要求されない。その結果、本発明の半導体装
置の製造工程が簡単になり、生産性が向上する。
フリップチップマウントするため、厚い金メッキと個々
の電極上への半田、もしくは金バンプの形成、さらに、
半導体基板２を上下反転させる等、高い精度でマウント
する必要があるが、従来のように微小壁に蓋をかぶせる
程の精度は要求されない。その結果、本発明の半導体装
置の製造工程が簡単になり、生産性が向上する。
【００４６】さらに、本発明の半導体装置は、フリップ
チップマウントによるワイヤレス構造を有するので、従
来のワイヤボンディング構造に比べ、ソースインダクタ
ンスを大幅に低減でき、特性を向上させることができ
る。特に、高周波になるほどソースインダクタンスの影
響は大きくなるため、例えば、２０ＧＨｚを超える高周
波では特性の劣化を抑えるためにワイヤレス構造は不可
欠である。そして、フリップチップマウントは、半導体
基板２にバイアホールを形成するという方法と並び、ワ
イヤレス構造を形成する有力な手段である。
チップマウントによるワイヤレス構造を有するので、従
来のワイヤボンディング構造に比べ、ソースインダクタ
ンスを大幅に低減でき、特性を向上させることができ
る。特に、高周波になるほどソースインダクタンスの影
響は大きくなるため、例えば、２０ＧＨｚを超える高周
波では特性の劣化を抑えるためにワイヤレス構造は不可
欠である。そして、フリップチップマウントは、半導体
基板２にバイアホールを形成するという方法と並び、ワ
イヤレス構造を形成する有力な手段である。
【００４７】図５は、本発明の第２の実施の形態に係る
半導体装置における半導体基板及び微小壁を示す斜視図
である。
半導体装置における半導体基板及び微小壁を示す斜視図
である。
【００４８】第２の実施の形態では、半導体基板２の寸
法は、３００×６００μｍである。また、微小壁状のソ
ースパッド電極１３は、機械的強度をあげるため、その
幅を太く（例えば、約４０μｍ）し、寄生容量を低減す
るため、絶縁膜１５を介して微小壁下部に配置された幅
３μｍのドレインオーミック電極５及びゲート電極７と
の交差部分のみその幅を狭く（例えば、５μｍ）して、
凹部１３ａが形成される。
法は、３００×６００μｍである。また、微小壁状のソ
ースパッド電極１３は、機械的強度をあげるため、その
幅を太く（例えば、約４０μｍ）し、寄生容量を低減す
るため、絶縁膜１５を介して微小壁下部に配置された幅
３μｍのドレインオーミック電極５及びゲート電極７と
の交差部分のみその幅を狭く（例えば、５μｍ）して、
凹部１３ａが形成される。
【００４９】電極保護用の絶縁膜１５は、０．１μｍの
窒化膜の堆積を行った。このとき、交差部分で発生する
寄生容量は、０．０１ｐＦ程度となる。各電極上への金
バンプの形成に関しては、微小壁の幅の狭い領域付近に
確実にバンプを形成し、十分にスクラブをかける必要が
ある。
窒化膜の堆積を行った。このとき、交差部分で発生する
寄生容量は、０．０１ｐＦ程度となる。各電極上への金
バンプの形成に関しては、微小壁の幅の狭い領域付近に
確実にバンプを形成し、十分にスクラブをかける必要が
ある。
【００５０】バンプとして直径３０μｍの金バンプを、
微小壁の幅の狭い領域付近に１点ずつ形成し、その他の
微小壁上は５０μｍ程度の間隔で、合計８点のバンプ形
成を行う。
微小壁の幅の狭い領域付近に１点ずつ形成し、その他の
微小壁上は５０μｍ程度の間隔で、合計８点のバンプ形
成を行う。
【００５１】ゲートパッド電極１２、ドレインパッド電
極１１上は１００μｍ間隔で各２点ずつバンプ形成を行
う。上記以外の点に関しては、第１の実施の形態と同様
である。
極１１上は１００μｍ間隔で各２点ずつバンプ形成を行
う。上記以外の点に関しては、第１の実施の形態と同様
である。
【００５２】第２の実施の形態によれば、ソースパッド
電極１３において、絶縁膜１５を介して下部に配置され
たドレインオーミック電極５及びゲート電極７との各々
の交差部分の幅が細く、他の部分の幅が太く形成される
ので、機械的強度に優れた密封空間１８を有し、かつ寄
生容量の影響のない半導体装置を得ることができる。Ｆ
ＥＴ動作領域上の密封空間１８の気密性に関しては、確
実に密封されていれば、微小壁の幅にはよらない。
電極１３において、絶縁膜１５を介して下部に配置され
たドレインオーミック電極５及びゲート電極７との各々
の交差部分の幅が細く、他の部分の幅が太く形成される
ので、機械的強度に優れた密封空間１８を有し、かつ寄
生容量の影響のない半導体装置を得ることができる。Ｆ
ＥＴ動作領域上の密封空間１８の気密性に関しては、確
実に密封されていれば、微小壁の幅にはよらない。
【００５３】本発明者の行った実験によれば、１２ＧＨ
ｚで得られた特性を従来のキャップ式の樹脂パッケージ
を用いた半導体装置の特性と比較すると、雑音指数は同
等であり、利得特性は１ｄＢ程度向上した。
ｚで得られた特性を従来のキャップ式の樹脂パッケージ
を用いた半導体装置の特性と比較すると、雑音指数は同
等であり、利得特性は１ｄＢ程度向上した。
【００５４】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
【００５５】
【発明の効果】本発明の半導体装置によれば、半導体基
板の動作領域上に、微小壁とリードフレームとによって
囲まれる高い気密性を有する密封空間が形成されるの
で、寄生容量等による特性劣化を抑えることができ、信
頼性を向上させることができる。
板の動作領域上に、微小壁とリードフレームとによって
囲まれる高い気密性を有する密封空間が形成されるの
で、寄生容量等による特性劣化を抑えることができ、信
頼性を向上させることができる。
【００５６】また、本発明の半導体装置は、フリップチ
ップマウントによるワイヤレス構造を有するので、従来
のワイヤボンディング構造に比べ、ソースインダクタン
スを大幅に低減でき、特性を向上させることができる。
特に、高周波になるほどソースインダクタンスの影響は
大きくなるため、２０ＧＨｚを超える高周波で用いる場
合には有効である。
ップマウントによるワイヤレス構造を有するので、従来
のワイヤボンディング構造に比べ、ソースインダクタン
スを大幅に低減でき、特性を向上させることができる。
特に、高周波になるほどソースインダクタンスの影響は
大きくなるため、２０ＧＨｚを超える高周波で用いる場
合には有効である。
【００５７】本発明の半導体装置の製造方法によれば、
フリップチップマウントすることにより半導体基板の動
作領域上に密封空間を形成することができるので、特開
平８ー７００６１号公報に開示された高周波集積回路の
場合のように、絶縁体による微小壁を形成するための厚
い絶縁膜堆積工程や、その後のエッチング工程等が不要
となる。その結果、本発明の半導体装置の製造工程が簡
単になり、生産性が向上する。
フリップチップマウントすることにより半導体基板の動
作領域上に密封空間を形成することができるので、特開
平８ー７００６１号公報に開示された高周波集積回路の
場合のように、絶縁体による微小壁を形成するための厚
い絶縁膜堆積工程や、その後のエッチング工程等が不要
となる。その結果、本発明の半導体装置の製造工程が簡
単になり、生産性が向上する。
【図１】本発明の第１の実施の形態に係る半導体装置を
示す断面図である。
示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置に
おける半導体基板及び微小壁を示す斜視図である。
おける半導体基板及び微小壁を示す斜視図である。
【図３】リードフレームを示す平面図である。
【図４】本発明の第１の実施の形態に係る半導体装置に
おいて、リードフレーム上に半導体基板をマウントした
状態を示す斜視図である。
おいて、リードフレーム上に半導体基板をマウントした
状態を示す斜視図である。
【図５】本発明の第２の実施の形態に係る半導体装置に
おける半導体基板及び微小壁を示す斜視図である。
おける半導体基板及び微小壁を示す斜視図である。
【図６】トランスファ成型法により製造される一般的な
樹脂封止型の半導体装置を示す断面図である。
樹脂封止型の半導体装置を示す断面図である。
【図７】半導体基板中のＦＥＴ動作領域を示す断面図で
ある。
ある。
【図８】従来のキャップ方式の樹脂パッケージを用いた
半導体装置を示す断面図である。
半導体装置を示す断面図である。
１：リードフレーム ２：半導体基板 ４：樹脂 ５：ドレインオーミック電極 ６：ソースオーミック電極 ７：ゲート電極 １１：ドレインパッド電極 １２：ゲートパッド電極 １３：ソースパッド電極（微小壁） １４：スルーホール １５：絶縁膜 １８：密封空間
Claims (6)
- 【請求項１】リードフレームと、そのリードフレーム上
にフリップチップマウントされる半導体基板と、その半
導体基板に、パッド電極を除く動作領域を囲むように設
けられた導電体からなる微小壁と、を有し、 前記微小壁とリードフレームによって囲まれる密封空間
が形成される、 ことを特徴とする半導体装置。 - 【請求項２】前記微小壁は、半導体基板に形成された電
極保護用の絶縁膜上に設けられることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】リードフレームと、そのリードフレーム上
にフリップチップマウントされる半導体基板と、その半
導体基板に、動作領域を囲むように設けられた壁状のソ
ースパッド電極と、前記半導体基板に設けられた柱状の
ドレインパッド電極と、前記半導体基板に設けられた柱
状のゲートパッド電極と、を有し、 前記ソースパッド電極、ドレインパッド電極及びゲート
パッド電極は、略同一の高さを有し、 前記ソースパッド電極とリードフレームによって囲まれ
る密封空間が形成される、 ことを特徴とする半導体装置。 - 【請求項４】前記ドレインパッド電極に接続されるドレ
イン電極と前記ゲートパッド電極に接続されるゲート電
極は、前記ソースパッド電極との交差部分の幅が、他の
部分の幅よりも細く形成されることを特徴とする請求項
３に記載の半導体装置。 - 【請求項５】前記ソースパッド電極は、前記ドレインパ
ッド電極に接続されるドレイン電極と前記ゲートパッド
電極に接続されるゲート電極との交差部分の幅が、他の
部分の幅よりも細く形成されることを特徴とする請求項
３又は４に記載の半導体装置。 - 【請求項６】（１）半導体基板にソースオーミック電
極、ドレインオーミック電極及びゲート電極を形成する
工程と、（２）前記半導体基板に電極保護用の絶縁膜を
形成する工程と、（３）前記ソースオーミック電極、ド
レインオーミック電極及びゲート電極上の絶縁膜にスル
ーホールを形成する工程と、（４）前記半導体基板の絶
縁膜上に、前記ソースオーミック電極にスルーホールを
介して接続され動作領域を囲むように設けられた壁状の
ソースパッド電極、前記ドレインオーミック電極にスル
ーホールを介して接続される柱状のドレインパッド電極
及びゲート電極にスルーホールを介して接続される柱状
のゲートパッド電極を形成する工程と、（５）前記ソー
スパッド電極、ドレインパッド電極及びゲートパッド電
極の各先端部をリードフレームに接合する工程と、 を有し、（１）から（５）の順序で行われることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29111497A JP2970622B2 (ja) | 1997-10-23 | 1997-10-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29111497A JP2970622B2 (ja) | 1997-10-23 | 1997-10-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126867A true JPH11126867A (ja) | 1999-05-11 |
| JP2970622B2 JP2970622B2 (ja) | 1999-11-02 |
Family
ID=17764647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29111497A Expired - Fee Related JP2970622B2 (ja) | 1997-10-23 | 1997-10-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970622B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317128B1 (ko) * | 1999-11-30 | 2001-12-24 | 오길록 | 전계 효과 트랜지스터 및 그 제조 방법 |
| KR100683085B1 (ko) | 2002-04-17 | 2007-02-15 | 산요덴키가부시키가이샤 | 반도체 스위치 회로 장치 및 그 제조 방법 |
-
1997
- 1997-10-23 JP JP29111497A patent/JP2970622B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317128B1 (ko) * | 1999-11-30 | 2001-12-24 | 오길록 | 전계 효과 트랜지스터 및 그 제조 방법 |
| KR100683085B1 (ko) | 2002-04-17 | 2007-02-15 | 산요덴키가부시키가이샤 | 반도체 스위치 회로 장치 및 그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP2970622B2 (ja) | 1999-11-02 |
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