JPH041737Y2 - - Google Patents
Info
- Publication number
- JPH041737Y2 JPH041737Y2 JP1982081159U JP8115982U JPH041737Y2 JP H041737 Y2 JPH041737 Y2 JP H041737Y2 JP 1982081159 U JP1982081159 U JP 1982081159U JP 8115982 U JP8115982 U JP 8115982U JP H041737 Y2 JPH041737 Y2 JP H041737Y2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- terminal
- recess
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 22
- 239000000919 ceramic Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 14
- 238000005513 bias potential Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
Landscapes
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
ａ 考案の技術分野
本考案は半導体パツケージの改良に関し、特に
セラミツク基板にリードがガラスなどの絶縁封止
材にて接着されたセラミツクパツケージの構造改
善に関する。
セラミツク基板にリードがガラスなどの絶縁封止
材にて接着されたセラミツクパツケージの構造改
善に関する。
ｂ 技術の背景
半導体チツプを収納する半導体パツケージに
は、大別してセラミツクパツケージとプラスチツ
クパツケージとがあるがセラミツクパツケージを
使用する場合より高価となる。そのためにプラス
チツク封止と同様にリードを使用し、セラミツク
基板にガラス封止するパツケージが知られてい
る。通称サーデツプ（Cerdip）と呼ばれている
が、このハーメチツク封止方式はメタライズ層を
設けてメタル封止する多層セラミツクパツケージ
に比べて安価に作成され、しかし信頼性が高いた
め一般に広く用いられる。
は、大別してセラミツクパツケージとプラスチツ
クパツケージとがあるがセラミツクパツケージを
使用する場合より高価となる。そのためにプラス
チツク封止と同様にリードを使用し、セラミツク
基板にガラス封止するパツケージが知られてい
る。通称サーデツプ（Cerdip）と呼ばれている
が、このハーメチツク封止方式はメタライズ層を
設けてメタル封止する多層セラミツクパツケージ
に比べて安価に作成され、しかし信頼性が高いた
め一般に広く用いられる。
ｃ 従来技術と問題点
一方ICなどの半導体装置を使用する場合寄生
効果を除くため半導体基板を逆バイアス電位に接
続せねばならないが、半導体チツプの構造によつ
てはチツプ表面から前記半導体基板へ電位を与え
ることが出来ない。その理由について第１図ａお
よびｂを用いて説明する。第１図ａは拡散アイソ
レーシヨンプロセス（能動アイソレーシヨン）を
用いて素子分離が形成された要部構造概略図であ
る。図において（Ｐ型半導体基板を例として説明
する）１はＰ型半導体基板、２はN-エピタキシ
ヤル層、３は酸化膜（SiO2）、４はP+アイソレー
シヨン、５はアイソレーシヨン電極をそれぞれ示
すが、Ｐ型半導体基板１はP+アイソレーシヨン
４を通じて半導体チツプ表面に設けられたアイソ
レーシヨン電極５より逆バイアス電位を接続する
ことが可能であるが一方集積度向上、特性改善の
ため素子分離法として酸化膜、多結晶シリコンな
どの絶縁物を用いたアイソプレーナ，VIP，IOP
などのアイソレーシヨンプロセス（受動アイソレ
ーシヨン）があり、それによつて形成された要部
構造概略図が第１図ｂである。図において６は絶
縁物アイソレーシヨンからなり、かかる構造にお
いては半導体基板１は半導体表面より逆バイアス
電位を取ることは不可能で半導体チツプ背面より
逆バイアス電位を接続しなければならない。
効果を除くため半導体基板を逆バイアス電位に接
続せねばならないが、半導体チツプの構造によつ
てはチツプ表面から前記半導体基板へ電位を与え
ることが出来ない。その理由について第１図ａお
よびｂを用いて説明する。第１図ａは拡散アイソ
レーシヨンプロセス（能動アイソレーシヨン）を
用いて素子分離が形成された要部構造概略図であ
る。図において（Ｐ型半導体基板を例として説明
する）１はＰ型半導体基板、２はN-エピタキシ
ヤル層、３は酸化膜（SiO2）、４はP+アイソレー
シヨン、５はアイソレーシヨン電極をそれぞれ示
すが、Ｐ型半導体基板１はP+アイソレーシヨン
４を通じて半導体チツプ表面に設けられたアイソ
レーシヨン電極５より逆バイアス電位を接続する
ことが可能であるが一方集積度向上、特性改善の
ため素子分離法として酸化膜、多結晶シリコンな
どの絶縁物を用いたアイソプレーナ，VIP，IOP
などのアイソレーシヨンプロセス（受動アイソレ
ーシヨン）があり、それによつて形成された要部
構造概略図が第１図ｂである。図において６は絶
縁物アイソレーシヨンからなり、かかる構造にお
いては半導体基板１は半導体表面より逆バイアス
電位を取ることは不可能で半導体チツプ背面より
逆バイアス電位を接続しなければならない。
このような受動アイソレーシヨン構造の半導体
チツプを従来のサーデツプパツケージを使用して
組立てられた要部断面図、および一部平面図をそ
れぞれ第２図ａおよびｂに示してある。図におい
てセラミツク基板２１の中央凹部の底面に設けら
れた導電性チツプステージ２２上に半導体チツプ
２３の背面がオーミツク接続になるよう接着され
ている。しかしながら一般にサーデツプパツケー
ジのチツプステージ２２は多層セラミツクパツケ
ージと異なり、セラミツク基板２１の上面にガラ
スなどの絶縁封止２４によつて接着されたリード
２５と電気的に絶縁されているため、チツプステ
ージ２２上に金属片などの導電性部材よりなるタ
ーミナルチツプ２６を配設し、リード２５の一端
子２５−１との間を約30μｍ程度の金属細線２７
にてワイヤボンデングし電気的に接続せしめ、タ
ーミナルチツプ２６を介して半導体チツプ２３の
基板に逆バイアス電位が与えられる。尚２８はセ
ラミツクパツケージを封止するためのセラミツク
キヤツプを示している。
チツプを従来のサーデツプパツケージを使用して
組立てられた要部断面図、および一部平面図をそ
れぞれ第２図ａおよびｂに示してある。図におい
てセラミツク基板２１の中央凹部の底面に設けら
れた導電性チツプステージ２２上に半導体チツプ
２３の背面がオーミツク接続になるよう接着され
ている。しかしながら一般にサーデツプパツケー
ジのチツプステージ２２は多層セラミツクパツケ
ージと異なり、セラミツク基板２１の上面にガラ
スなどの絶縁封止２４によつて接着されたリード
２５と電気的に絶縁されているため、チツプステ
ージ２２上に金属片などの導電性部材よりなるタ
ーミナルチツプ２６を配設し、リード２５の一端
子２５−１との間を約30μｍ程度の金属細線２７
にてワイヤボンデングし電気的に接続せしめ、タ
ーミナルチツプ２６を介して半導体チツプ２３の
基板に逆バイアス電位が与えられる。尚２８はセ
ラミツクパツケージを封止するためのセラミツク
キヤツプを示している。
かかるサーデツプパツケージの構造においては
ターミナルチツプ２６が存在するために半導体チ
ツプ２３の配列が制限されるだけでなく、半導体
チツプ２３上にパターンニングによつて形成され
たボンデングパツトとリード２５の一端子２５−
１の近くの他のリードとワイヤボンデングする際
にワイヤ垂れなどによつてターミナルチツプ２６
に短絡する危険性が生じワイヤボンデングの範囲
も狭められる欠点がある。
ターミナルチツプ２６が存在するために半導体チ
ツプ２３の配列が制限されるだけでなく、半導体
チツプ２３上にパターンニングによつて形成され
たボンデングパツトとリード２５の一端子２５−
１の近くの他のリードとワイヤボンデングする際
にワイヤ垂れなどによつてターミナルチツプ２６
に短絡する危険性が生じワイヤボンデングの範囲
も狭められる欠点がある。
ｄ 考案の目的
本考案は半導体チツプの配列・ワイヤボンデン
グの制限性を解消し、歩留向上をはかる目的でタ
ーミナルチツプをチツプステージ側面に埋設し、
リードの一端子と連結せしめた構造をもつたパツ
ケージを提供するものである。
グの制限性を解消し、歩留向上をはかる目的でタ
ーミナルチツプをチツプステージ側面に埋設し、
リードの一端子と連結せしめた構造をもつたパツ
ケージを提供するものである。
ｅ 考案の構成
本願考案は、基板上面に形成された凹部と、該
凹部底面に形成された導電性チツプステージと、
該凹部の周辺の基板上面に接着された複数のリー
ドと、該凹部側面に設けられた凹所に埋設され、
かつ該導電性チツプステージ上に配設され、該リ
ードが接着された基板上面とほぼ同じ高さに上面
が構成されたターミナルチツプとを有し、前記リ
ードの一端子が前記基板上から前記凹所の領域ま
で延びて前記ターミナルチツプの上面に直接接続
されてなることを特徴とする。
凹部底面に形成された導電性チツプステージと、
該凹部の周辺の基板上面に接着された複数のリー
ドと、該凹部側面に設けられた凹所に埋設され、
かつ該導電性チツプステージ上に配設され、該リ
ードが接着された基板上面とほぼ同じ高さに上面
が構成されたターミナルチツプとを有し、前記リ
ードの一端子が前記基板上から前記凹所の領域ま
で延びて前記ターミナルチツプの上面に直接接続
されてなることを特徴とする。
ｆ 考案の実施例
以下本考案を図面を参照して説明すると、第３
図ａおよびｂに本考案の一実施例の要部断面図お
よび一部平面図を示してある。図においてセラミ
ツク基板３１は方形のチツプステージ３２の側面
にターミナルチツプ３３を収納する凹所が設けら
れターミナルチツプ３３が金ペーストなどの導電
性接着材３４によつて接着されたチツプステージ
３２がセラミツク基板底面に取り付けられると同
時に凹所にターミナルチツプ３３が埋設されて、
セラミツク基板３１上面でガラスなどの絶縁性封
止材３５で接着されたリード３６の一端子３６−
１と導電性接着材３４によつて連結し電気的に接
続せしめてある。又チツプステージ３２上には半
導体チツプ３７の背面をオーミツク接続になるよ
う接続せしめてある。かかる構造にすれば従来方
形のチツプステージ内に配設されるターミナルチ
ツプの配設スペースが不要となる。又ターミナル
チツプ３３はリード３６の一端子３６−１と直接
連結されているため、ターミナルチツプ３３とリ
ード３６の一端子３６−１との間のワイヤボンデ
ングが不要となり製作工程上極めて有利となる。
図ａおよびｂに本考案の一実施例の要部断面図お
よび一部平面図を示してある。図においてセラミ
ツク基板３１は方形のチツプステージ３２の側面
にターミナルチツプ３３を収納する凹所が設けら
れターミナルチツプ３３が金ペーストなどの導電
性接着材３４によつて接着されたチツプステージ
３２がセラミツク基板底面に取り付けられると同
時に凹所にターミナルチツプ３３が埋設されて、
セラミツク基板３１上面でガラスなどの絶縁性封
止材３５で接着されたリード３６の一端子３６−
１と導電性接着材３４によつて連結し電気的に接
続せしめてある。又チツプステージ３２上には半
導体チツプ３７の背面をオーミツク接続になるよ
う接続せしめてある。かかる構造にすれば従来方
形のチツプステージ内に配設されるターミナルチ
ツプの配設スペースが不要となる。又ターミナル
チツプ３３はリード３６の一端子３６−１と直接
連結されているため、ターミナルチツプ３３とリ
ード３６の一端子３６−１との間のワイヤボンデ
ングが不要となり製作工程上極めて有利となる。
ｇ 考案の効果
したがつて本考案によればチツプステージ内に
おける半導体チツプの配列の制限が緩和され、ワ
イヤボーデングの制限も解消されると同時に製造
歩留も向上し、半導体装置の信頼性が極めて向上
するものである。
おける半導体チツプの配列の制限が緩和され、ワ
イヤボーデングの制限も解消されると同時に製造
歩留も向上し、半導体装置の信頼性が極めて向上
するものである。
第１図ａおよびｂはそれぞれ能動アイソレーシ
ヨンおよび受動アイソレーシヨン構造の半導体チ
ツプの要部構造概略図、第２図ａおよびｂは従来
のサーデツプパツケージを使用して組立てられた
要部断面図および一部平面図、第３図ａおよびｂ
は本考案の一実施例の要部断面図および一部平面
図である。 図中、２１，３１はセラミツク基板、２２，３
２はチツプステージ、２３，３７は半導体チツ
プ、２４，３５は絶縁性封止材、２５，３６はリ
ード、２５−１，３６−１はリードの一端子、２
６，３３はターミナルチツプ、２７は金属細線、
３４は導電性接着材を示す。
ヨンおよび受動アイソレーシヨン構造の半導体チ
ツプの要部構造概略図、第２図ａおよびｂは従来
のサーデツプパツケージを使用して組立てられた
要部断面図および一部平面図、第３図ａおよびｂ
は本考案の一実施例の要部断面図および一部平面
図である。 図中、２１，３１はセラミツク基板、２２，３
２はチツプステージ、２３，３７は半導体チツ
プ、２４，３５は絶縁性封止材、２５，３６はリ
ード、２５−１，３６−１はリードの一端子、２
６，３３はターミナルチツプ、２７は金属細線、
３４は導電性接着材を示す。
Claims (1)
- 【実用新案登録請求の範囲】 基板上面に形成された凹部と、 該凹部底面に形成された導電性チツプステージ
と、 該凹部の周辺の基板上面に接着された複数のリ
ードと、 該凹部側面に設けられた凹所に埋設され、かつ
該導電性チツプステージ上に配設され、該リード
が接着された基板上面とほぼ同じ高さに上面が構
成されたターミナルチツプとを有し、 前記リードの一端子が前記基板上から前記凹所
の領域まで延びて前記ターミナルチツプの上面に
直接接続されてなることを特徴とする半導体パツ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115982U JPS58184844U (ja) | 1982-06-01 | 1982-06-01 | セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115982U JPS58184844U (ja) | 1982-06-01 | 1982-06-01 | セラミツクパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184844U JPS58184844U (ja) | 1983-12-08 |
| JPH041737Y2 true JPH041737Y2 (ja) | 1992-01-21 |
Family
ID=30090280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115982U Granted JPS58184844U (ja) | 1982-06-01 | 1982-06-01 | セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184844U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120577A (ja) * | 1974-03-08 | 1975-09-20 |
-
1982
- 1982-06-01 JP JP8115982U patent/JPS58184844U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120577A (ja) * | 1974-03-08 | 1975-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184844U (ja) | 1983-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175149B1 (en) | Mounting multiple semiconductor dies in a package | |
| US6297547B1 (en) | Mounting multiple semiconductor dies in a package | |
| US7498636B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR970067781A (ko) | 반도체 장치와 그의 제조방법 및 집합형 반도체 장치 | |
| JP2001085361A (ja) | 半導体装置およびその製造方法 | |
| US5780354A (en) | Method of manufacturing semiconductor devices with semiconductor elements formed in a layer of semiconductor material glued on a support wafer | |
| JP4837939B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| JPH041737Y2 (ja) | ||
| JPH0645504A (ja) | 半導体装置 | |
| US4297722A (en) | Ceramic package for semiconductor devices having metalized lead patterns formed like a floating island | |
| JPS61194747A (ja) | 樹脂封止型半導体集積回路装置 | |
| EP1275148B1 (en) | Resin sealed semiconductor device with stress-reducing layer | |
| KR970007178B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JP2982182B2 (ja) | 樹脂封止型半導体装置 | |
| JP2970622B2 (ja) | 半導体装置及びその製造方法 | |
| JPS58210642A (ja) | 半導体パツケ−ジ | |
| JPS6336686Y2 (ja) | ||
| JPS6146049A (ja) | 半導体装置 | |
| JPH0526738Y2 (ja) | ||
| JPS5918687Y2 (ja) | 半導体装置 | |
| JPH0511661B2 (ja) | ||
| JPS6120780Y2 (ja) | ||
| JPH03230558A (ja) | 半導体装置 | |
| JPS5972184A (ja) | 光電変換装置 | |
| JPS6129138A (ja) | 半導体装置 |