JPS6129138A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6129138A JPS6129138A JP14948784A JP14948784A JPS6129138A JP S6129138 A JPS6129138 A JP S6129138A JP 14948784 A JP14948784 A JP 14948784A JP 14948784 A JP14948784 A JP 14948784A JP S6129138 A JPS6129138 A JP S6129138A
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- semiconductor device
- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置に係り、特に、半導体装置におけ
る半導体チップ又は複数の半導体チップを塔載した塔載
用基板とリードとの電気的接続技術に線用して有効な技
術に関するものである。
る半導体チップ又は複数の半導体チップを塔載した塔載
用基板とリードとの電気的接続技術に線用して有効な技
術に関するものである。
［ｆＪ”′景技術］
セラミックタイプ、□サーディツプタイプ、プラスチッ
クタイプ等の半導体装置は、半導体チップと外部機器に
接続するリードとをワイヤボンディング技術によるワイ
ヤで電気的に接続している。
クタイプ等の半導体装置は、半導体チップと外部機器に
接続するリードとをワイヤボンディング技術によるワイ
ヤで電気的に接続している。
しかしながら、本発明者は□、半導体チップの入出力端
子数の増加に対応してワイヤ数が増加するので、隣接す
るワイヤ間が接触し、また、ワイヤと半導体チップの入
出力端子とのぬれ性が悪いので、接触不良を生じ、半導
体装置における電気的信頼性を低下するという問題点を
見い出″した。
子数の増加に対応してワイヤ数が増加するので、隣接す
るワイヤ間が接触し、また、ワイヤと半導体チップの入
出力端子とのぬれ性が悪いので、接触不良を生じ、半導
体装置における電気的信頼性を低下するという問題点を
見い出″した。
なお、ワイヤボンディング技術は１例えば、「半導体ハ
ンドブック」 （第２版）半導体ハンドブック編纂委員
会編、オーム社、ｐ３２９．ｐ３’５２に記載されてい
る。
ンドブック」 （第２版）半導体ハンドブック編纂委員
会編、オーム社、ｐ３２９．ｐ３’５２に記載されてい
る。
［発明の目的］
本発明の目的は、半導体装置の実装密度と電気的信頼性
を向上することが可能な技術手段を提供することにある
。
を向上することが可能な技術手段を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明′ｍ＠の記述及び添付図面によって明らかになるであ
ろう。
明′ｍ＠の記述及び添付図面によって明らかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ぬれ性の良好な突起電極を介在させ。
隣接して接触する恐れがない配線が施された接続用半導
体チップで半導体チップとリードとを接続することによ
り、半導体装置の実装密度の向上をはかり、かつ、電気
的信頼性の向上をはかったものである。
体チップで半導体チップとリードとを接続することによ
り、半導体装置の実装密度の向上をはかり、かつ、電気
的信頼性の向上をはかったものである。
以下１本発明の構成について、本発明を、サーディツプ
タイプのシングルチップ型半導体装置に適用した実施例
とともに説明する。
タイプのシングルチップ型半導体装置に適用した実施例
とともに説明する。
［実施例Ｉ］
第１図は、本発明の実施例Ｉを説明するための論理機能
を有する半導体装置の部分断面図、第２図は、第１図の
要部平面図、第３図及び第４図は、接続用半導体チップ
の概略的な平面図である。
を有する半導体装置の部分断面図、第２図は、第１図の
要部平面図、第３図及び第４図は、接続用半導体チップ
の概略的な平面図である。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図乃至第２図において、１は封止用基板、２は封止
用キャップであり、封止用基板１に低融点ガラス３で接
着して設けられている。封止用基板１及び封止用キャッ
プ２は、アルミナで形成されており、後述する半導体チ
ップを封止して保護するためのものである。
用キャップであり、封止用基板１に低融点ガラス３で接
着して設けられている。封止用基板１及び封止用キャッ
プ２は、アルミナで形成されており、後述する半導体チ
ップを封止して保護するためのものである。
４は半導体チップであり、封止用基板ｌの中央
□部に低融点ガラス３で接着して設けられている。
□部に低融点ガラス３で接着して設けられている。
この半導体チップ４は、単結晶シリコンで形成されてお
り、論理機能を有している。
り、論理機能を有している。
５はリードであり、封止用基板１と封止用キャップ２と
の間に低融点ガラス３で接着して設けられている。この
リード５は、半導体チップ４と外部機器（図示していな
い）とを接続するためのものである。
の間に低融点ガラス３で接着して設けられている。この
リード５は、半導体チップ４と外部機器（図示していな
い）とを接続するためのものである。
６は接続用半導体チップであり、その入出力端子６Ａと
半導体チップ４の入出力端子（図示し・ていない）とが
ぬれ性の良好な突起電極７で電気的に接続され、その入
出力端子６Ｂとリード５の接続部とがぬれ性の良好な突
起電極７で電気的に接続されている。この接続用半導体
チップ６は、半導体チップ４と熱膨張率を等しくするた
めに、単結晶シリコンで形成されており、主として、半
導体チップ４とリード５とを電気的に接続するためのも
のである。
半導体チップ４の入出力端子（図示し・ていない）とが
ぬれ性の良好な突起電極７で電気的に接続され、その入
出力端子６Ｂとリード５の接続部とがぬれ性の良好な突
起電極７で電気的に接続されている。この接続用半導体
チップ６は、半導体チップ４と熱膨張率を等しくするた
めに、単結晶シリコンで形成されており、主として、半
導体チップ４とリード５とを電気的に接続するためのも
のである。
接続用半導体チップ６は、第３図に示すように。
入出力端子６Ａと入出力端子６Ｂとを接続する隣接して
接触する恐れがない配線６ＣやＭＩＳＦＥＴに比べて駆
動能力が大きなバイポーラトランジスタで形成された出
力用のトランジスタ６Ｄが設けられている。また、第４
図に示すように、バイポーラトランジスタや抵抗素子で
形成された入出力回路６Ｅが設けられている。
接触する恐れがない配線６ＣやＭＩＳＦＥＴに比べて駆
動能力が大きなバイポーラトランジスタで形成された出
力用のトランジスタ６Ｄが設けられている。また、第４
図に示すように、バイポーラトランジスタや抵抗素子で
形成された入出力回路６Ｅが設けられている。
また、接続用半導体チップ６は、半導体チップ４に必要
な入出力回路を全て具備させてもよいし、論理機能を具
備させてもよい。
な入出力回路を全て具備させてもよいし、論理機能を具
備させてもよい。
前記突起電極７は、例えば、半導体チップ４の入出力端
子、リード５の接続部及び接続用半導体チップ６の入出
力端子６Ａ、６Ｂとのぬれ性が良好な半田で形成する。
子、リード５の接続部及び接続用半導体チップ６の入出
力端子６Ａ、６Ｂとのぬれ性が良好な半田で形成する。
［実施例■コ
本実施例■は、本発明を、記憶機能を有する半導体装置
に適用した例である。
に適用した例である。
第５図は、本発明の実施例■を説明するための記憶機能
を有する半導体装置の要部平面図である。
を有する半導体装置の要部平面図である。
第５図において、８は半導体チップであり、前記実施例
Ｉの半導体チップ４と略同様のもので、記憶機能を有し
ている。
Ｉの半導体チップ４と略同様のもので、記憶機能を有し
ている。
９は接続用半導体チップであり、前記実施例Ｉの接続用
半導体チップ６と略同様に、半導体チップ８とリード５
とを電気的に接続し、がっ、記憶機能を有している。
半導体チップ６と略同様に、半導体チップ８とリード５
とを電気的に接続し、がっ、記憶機能を有している。
また、接続用半導体チップ９は、前記実施例Ｉと同様に
、入出力機能や論理機能を具備させてもよい。
、入出力機能や論理機能を具備させてもよい。
［効果］
以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）ぬれ性の良好な突起電極を介在させ、隣接して接
触する恐れがない配線が施された接続用半導体チップで
半導体チップとリードとを接続するので、半導体装置の
電気的信頼性を向上することができる。
触する恐れがない配線が施された接続用半導体チップで
半導体チップとリードとを接続するので、半導体装置の
電気的信頼性を向上することができる。
（２）接続用半導体チップに入出力機能を設けることに
より、°入出力の電圧レベル又は駆動能力を自由に選択
することができるので、半導体装置を汎用化することが
できる。
より、°入出力の電圧レベル又は駆動能力を自由に選択
することができるので、半導体装置を汎用化することが
できる。
（３）接続用半導体チップ番二人出方機能、論理機能、
記憶機能等を設けることにより、半導体チップとリード
との接続部分における面積を有効に利用することができ
るので、半導体装置の実装密度を向上することができる
。
記憶機能等を設けることにより、半導体チップとリード
との接続部分における面積を有効に利用することができ
るので、半導体装置の実装密度を向上することができる
。
（４）接続用半導体チップに、入出力機能、論理機能、
、記憶機能等、半導体チップの一部の機能を設けること
により、電気的不良の発生する確率を分散させ、不良が
発生した場合にはその部分だけ取り替ることができるの
で、半導体装置の歩留の低下を防止することができる。
、記憶機能等、半導体チップの一部の機能を設けること
により、電気的不良の発生する確率を分散させ、不良が
発生した場合にはその部分だけ取り替ることができるの
で、半導体装置の歩留の低下を防止することができる。
（５）ＭＩＳＦＥＴを主体とする半導体チップの一連の
製造工程で形成しずらいバイポーラトランジスタを、別
の製造工程で接続用半導体チップに形成することができ
るので、半導体装置を簡単に形成することができる。
製造工程で形成しずらいバイポーラトランジスタを、別
の製造工程で接続用半導体チップに形成することができ
るので、半導体装置を簡単に形成することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は。
もとすき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨
１を逸脱しない範囲において、種々変形し得
ることは勿論である。
１を逸脱しない範囲において、種々変形し得
ることは勿論である。
例えば、前記実施例は、本発明をサーディツプタイプの
半導体装置に適用した例について説明したが、セラミッ
クタイプ、プラスチックタイプ等の半導体装置に適用し
てもよい。
半導体装置に適用した例について説明したが、セラミッ
クタイプ、プラスチックタイプ等の半導体装置に適用し
てもよい。
また、前記実施例は、本発明をシングルチップ型の半導
体装置に適用した例について説明したが、複数の半導体
チップを塔載し、それらを接続する配線が施された塔載
用基板とリードとを有するマルチチップ型の半導体装置
において、塔載基板の入出力端子とリードの接続部とを
接続用半導体チップで接続してもよい。
体装置に適用した例について説明したが、複数の半導体
チップを塔載し、それらを接続する配線が施された塔載
用基板とリードとを有するマルチチップ型の半導体装置
において、塔載基板の入出力端子とリードの接続部とを
接続用半導体チップで接続してもよい。
第１図は、本発明の実施例Ｉを説明するための論理機能
を有する半導体装置の部分断面図、第２図は、第１図の
要部平面図、 第３図及び第４図は、接続用半導体チップの概略的な平
面図、 第５図は、本発明の実施例■を説明するための記憶機能
を有する半導体装置の要部平面図である。 図中、１・・・封止用基板、２・・・封止用キャップ、
３・・・低融点ガラス、４，８・・・半導体チップ、５
・・・リード、６，９・・・接続用半導体チップ、６Ａ
、６Ｂ・・・入出力端子、６Ｃ・・・配線、６Ｄ・・・
出力用のトランジスタ、６Ｅ・・・入出力回路、７・・
・突起電極である。
を有する半導体装置の部分断面図、第２図は、第１図の
要部平面図、 第３図及び第４図は、接続用半導体チップの概略的な平
面図、 第５図は、本発明の実施例■を説明するための記憶機能
を有する半導体装置の要部平面図である。 図中、１・・・封止用基板、２・・・封止用キャップ、
３・・・低融点ガラス、４，８・・・半導体チップ、５
・・・リード、６，９・・・接続用半導体チップ、６Ａ
、６Ｂ・・・入出力端子、６Ｃ・・・配線、６Ｄ・・・
出力用のトランジスタ、６Ｅ・・・入出力回路、７・・
・突起電極である。
Claims (1)
- 【特許請求の範囲】 １、半導体チップ又は半導体チップを複数塔載した塔載
用基板と外部機器に接続されるリードとを電気的に接続
してなる半導体装置において、前記半導体チップの入出
力端子又は塔載用基板の入出力端子と接続用半導体チッ
プとを突起電極で接続し、該接続用半導体チップと前記
リードの接続部とを突起電極で接続してなることを特徴
とする半導体装置。 ２、前記接続用半導体チップは、前記半導体チップの入
出力端子又は塔載用基板の入出力端子と接続される第１
の入出力端子と、前記リードの接続部と接続される第２
の入出力端子と、前記第１の入出力端子と第２の入出力
端子とを接続する配線とが設けられていることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３、前記接続用半導体チップに、入出力機能、論理機能
、記憶機能のいずれか一つ又は複数を設けてなることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14948784A JPS6129138A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14948784A JPS6129138A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129138A true JPS6129138A (ja) | 1986-02-10 |
Family
ID=15476224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14948784A Pending JPS6129138A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315486A (en) * | 1991-12-16 | 1994-05-24 | General Electric Company | Hermetically packaged HDI electronic system |
-
1984
- 1984-07-20 JP JP14948784A patent/JPS6129138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315486A (en) * | 1991-12-16 | 1994-05-24 | General Electric Company | Hermetically packaged HDI electronic system |
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