JPH03230558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03230558A JPH03230558A JP2672190A JP2672190A JPH03230558A JP H03230558 A JPH03230558 A JP H03230558A JP 2672190 A JP2672190 A JP 2672190A JP 2672190 A JP2672190 A JP 2672190A JP H03230558 A JPH03230558 A JP H03230558A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- center
- substrate
- electrode pad
- package base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 9
- 238000007789 sealing Methods 0.000 claims abstract 2
- 239000000919 ceramic Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 2
- 229910000833 kovar Inorganic materials 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＬＳＩの大規模化に伴
う半導体チップサイズの増大に対応できる半導体装置を
提供することにある。
う半導体チップサイズの増大に対応できる半導体装置を
提供することにある。
従来、この種の半導体装置は、パッケージ形状上の制約
で半導体チップ上の外部引出し電極が半導体チップ周辺
部のみに配置されており、半導体チップ中央部に配置す
ることは困難な構造となっていた。
で半導体チップ上の外部引出し電極が半導体チップ周辺
部のみに配置されており、半導体チップ中央部に配置す
ることは困難な構造となっていた。
上述した従来の半導体装置は、半導体チップ上の電極が
周辺部のみに配置されているので、電源の供給は半導体
チップ周辺部から行なわれている。その為、ＬＳＩの大
規模化に伴って半導体チップサイズが増大する場合、半
導体チップ上の配線抵抗の影響で中央部では電源電位降
下が顕著となる。
周辺部のみに配置されているので、電源の供給は半導体
チップ周辺部から行なわれている。その為、ＬＳＩの大
規模化に伴って半導体チップサイズが増大する場合、半
導体チップ上の配線抵抗の影響で中央部では電源電位降
下が顕著となる。
その対策として、半導体チップ上の電源配線幅を広く形
成したり、配線層を厚くして配線抵抗を低減している。
成したり、配線層を厚くして配線抵抗を低減している。
しかしながら、これらの方法は、寄生負荷容量の増大に
よるＬＳＩの性能向上の障害となるという欠点がある。
よるＬＳＩの性能向上の障害となるという欠点がある。
本発明の目的は、ＬＳＩの大規模化に伴い半導体チップ
サイズが増大した場合でも寄生負荷容量の増大によるＬ
ＳＩの性能向上の障害とならない半導体装置を提供する
ことにある。
サイズが増大した場合でも寄生負荷容量の増大によるＬ
ＳＩの性能向上の障害とならない半導体装置を提供する
ことにある。
本発明の半導体装置は、周辺部及び中央部に外部引出し
電極パッドを有する半導体チップと、該半導体チップが
固着され、かつ、該半導体チップ周辺部の前記外部引出
し電極パッドと電気的に接続された配線層を有するパッ
ケージ基体と、前記半導体チップと対向するように前記
パッケージ基体に固着され、前記半導体チップ中央部の
前記引出し電極パッドと電気的に接続された全面に導電
領域を有する基板と、前記半導体チップを封止するキャ
ップを具備している。
電極パッドを有する半導体チップと、該半導体チップが
固着され、かつ、該半導体チップ周辺部の前記外部引出
し電極パッドと電気的に接続された配線層を有するパッ
ケージ基体と、前記半導体チップと対向するように前記
パッケージ基体に固着され、前記半導体チップ中央部の
前記引出し電極パッドと電気的に接続された全面に導電
領域を有する基板と、前記半導体チップを封止するキャ
ップを具備している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の断面図
及び要部平面図である。
及び要部平面図である。
第１の実施例は、第１図（ａ）、（ｂ）に示すように、
積層セラミックで形成されたパッケージ基体１上に半導
体チップ２が搭載され樹脂等で固定されている。この半
導体チップ２の周辺部に配置された信号線用の電極パッ
ド３とパッケージ基体１の配線層４は、夫々′３０μｍ
のアルミ線ワイヤ５により電気的に接続され、これによ
り半導体チップ２の周辺部の電極パッド３は外部リード
ビン６ａに引出されている。
積層セラミックで形成されたパッケージ基体１上に半導
体チップ２が搭載され樹脂等で固定されている。この半
導体チップ２の周辺部に配置された信号線用の電極パッ
ド３とパッケージ基体１の配線層４は、夫々′３０μｍ
のアルミ線ワイヤ５により電気的に接続され、これによ
り半導体チップ２の周辺部の電極パッド３は外部リード
ビン６ａに引出されている。
更に、パッケージ基体１には、全面に導電領域を有する
基板として表面に金めつきを施したコバール板などの金
属基板７がパッケージ基体１の内部配線８と電気的に接
続されるようにＡｕ−３ｎで接着されている。この金属
基板７と半導体チップ２の中央部に配置された電源用の
電極パッド９は、夫々、アルミ線ワイヤ１０により電気
的に接続され、これにより、半導体チップ２の中央部の
電極パッド９は外部リードピン６ｂに引出されている。
基板として表面に金めつきを施したコバール板などの金
属基板７がパッケージ基体１の内部配線８と電気的に接
続されるようにＡｕ−３ｎで接着されている。この金属
基板７と半導体チップ２の中央部に配置された電源用の
電極パッド９は、夫々、アルミ線ワイヤ１０により電気
的に接続され、これにより、半導体チップ２の中央部の
電極パッド９は外部リードピン６ｂに引出されている。
そして、パッケージ基体１の上面にはシールシリング１
１が配置されており、このシールリング１１を介してコ
バールよりなる金属キャップ１２で半導体チップ２は気
密封止されている。
１が配置されており、このシールリング１１を介してコ
バールよりなる金属キャップ１２で半導体チップ２は気
密封止されている。
この実施例では、チップ中央部の電極パッド９を電源引
出し用にのみ使用した例である為に、導電領域を有する
基板として金属板を使用している。
出し用にのみ使用した例である為に、導電領域を有する
基板として金属板を使用している。
第２図は本発明の第２の実施例の要部平面図である。
前述の実施例では、全面に導電領域を有する基板に金属
単体を用いたが、第２の実施例では第２図に示すように
全面に導電領域を有する基板として、積層セラミック板
２７を用いている。
単体を用いたが、第２の実施例では第２図に示すように
全面に導電領域を有する基板として、積層セラミック板
２７を用いている。
この実施例では、積層セラミック板２７の内部配線を多
層化することが可能であり、積層セラミック板２７上に
多数の電極パッド２３が形成できる。
層化することが可能であり、積層セラミック板２７上に
多数の電極パッド２３が形成できる。
従って、この実施例では、半導体チップ２上の電極パッ
ド９を中央領域に任意の数に配置することができ電源端
子のみならず信号端子も配置することができるので、チ
ップ設計上の自由度が大きくなるという利点がある。
ド９を中央領域に任意の数に配置することができ電源端
子のみならず信号端子も配置することができるので、チ
ップ設計上の自由度が大きくなるという利点がある。
以上説明したように本発明は、パッケージ基体に固着し
た半導体チップ上に全面に導電領域を有する基板を取付
けることにより、半導体チップの中央領域に配置した電
極パッドも外部引出しが可能となる。その結果、大チッ
プの場合でも、電源供給配線をチップ中央部に配置し、
寄生負荷容量の増加することなく電位降下を低減できる
効果がある。
た半導体チップ上に全面に導電領域を有する基板を取付
けることにより、半導体チップの中央領域に配置した電
極パッドも外部引出しが可能となる。その結果、大チッ
プの場合でも、電源供給配線をチップ中央部に配置し、
寄生負荷容量の増加することなく電位降下を低減できる
効果がある。
第１図（ａ）、（ｂ）は本発明の第１の実施例の断面図
及び要部平面図、第２図は本発明の第２の実施例の要部
平面図である。 １・・・パッケージ基体、２・・・半導体チップ、３゜
９．２３・・・電極パッド、４．８・・配線層、５゜１
０・・・ワイヤ、６ａ、６ｂ・・リードビン、７・・金
属基板、１１・・・シールリング、１２・・・金属キャ
ップ、２７・・・積層セラミック基板。
及び要部平面図、第２図は本発明の第２の実施例の要部
平面図である。 １・・・パッケージ基体、２・・・半導体チップ、３゜
９．２３・・・電極パッド、４．８・・配線層、５゜１
０・・・ワイヤ、６ａ、６ｂ・・リードビン、７・・金
属基板、１１・・・シールリング、１２・・・金属キャ
ップ、２７・・・積層セラミック基板。
Claims (1)
- 【特許請求の範囲】 １、周辺部及び中央部に外部引出し電極パッドを有する
半導体チップと、該半導体チップが固着され、かつ、該
半導体チップ周辺部の前記外部引出し電極パッドと電気
的に接続された配線層を有するパッケージ基体と、前記
半導体チップと対向するように前記パッケージ基体に固
着され、前記半導体チップ中央部の前記引出し電極パッ
ドと電気的に接続された全面に導電領域を有する基板と
、前記半導体チップを封止するキャップを具備している
ことを特徴とする半導体装置。 ２、前記全面に導電領域を有する基板が金属基板である
ことを特徴とする請求項１記載の半導体装置。 ３、前記全面に導電領域を有する基板が積層セラミック
基板であることを特徴とする請求項１記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2672190A JPH03230558A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2672190A JPH03230558A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230558A true JPH03230558A (ja) | 1991-10-14 |
Family
ID=12201201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2672190A Pending JPH03230558A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150728A (en) * | 1995-05-12 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a pad arrangement with reduced occupying area |
-
1990
- 1990-02-05 JP JP2672190A patent/JPH03230558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150728A (en) * | 1995-05-12 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a pad arrangement with reduced occupying area |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4410905A (en) | Power, ground and decoupling structure for chip carriers | |
| US5235207A (en) | Semiconductor device | |
| US4646126A (en) | Semiconductor device | |
| JPH0513663A (ja) | 半導体装置と半導体チツプの実装方法 | |
| JPS5992556A (ja) | 半導体装置 | |
| JPH07307413A (ja) | 半導体装置 | |
| JPH0342496B2 (ja) | ||
| KR950009625B1 (ko) | 유리봉지형 세라믹 패키지 | |
| JP3247544B2 (ja) | 半導体装置 | |
| JPH03230558A (ja) | 半導体装置 | |
| JPH0645504A (ja) | 半導体装置 | |
| JPS58219757A (ja) | 半導体装置 | |
| GB1191093A (en) | Improvement of the Electrode Lead-Out Structure of a Semiconductor Device | |
| JPS5910240A (ja) | 半導体装置 | |
| JP2982182B2 (ja) | 樹脂封止型半導体装置 | |
| JP2500310B2 (ja) | 半導体装置 | |
| JPH03270062A (ja) | 半導体装置 | |
| KR19980025890A (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| JPH041737Y2 (ja) | ||
| JPH01194446A (ja) | 半導体チップの樹脂封止用セラミック基板 | |
| JPH03123068A (ja) | 半導体装置 | |
| JPH05315529A (ja) | 樹脂封止型半導体装置 | |
| JPH05226404A (ja) | 半導体装置 | |
| JPH02307255A (ja) | 半導体装置 | |
| JPH0493051A (ja) | 薄型モジュール |