JPH03270062A - 半導体装置 - Google Patents

半導体装置

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JPH03270062A
JPH03270062A JP2070204A JP7020490A JPH03270062A JP H03270062 A JPH03270062 A JP H03270062A JP 2070204 A JP2070204 A JP 2070204A JP 7020490 A JP7020490 A JP 7020490A JP H03270062 A JPH03270062 A JP H03270062A
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JP
Japan
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lead frame
chip
sealing
electrode pad
semiconductor device
Prior art date
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Pending
Application number
JP2070204A
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English (en)
Inventor
Yasuo Kadota
門田　靖夫
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH03270062A publication Critical patent/JPH03270062A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にＬＳＩの大規模化に対
応できる半導体装置に関する。
〔従来の技術〕
従来、この種の半導体装置は、半導体チップ（以下チッ
プと記す）の外部引出し電極がチップ周辺部のみに配置
されており、チップ上の電極パッドに対応するようにリ
ードフレームのパターンが形成されていた。
このようなパッケージでは、リードフレームの構造上、
チップ中央部に電極パッドを配置することが困難であり
、大チップの場合、電位降下を防ぐ為の手段は、チップ
内配線で行なっていた。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、チップ上０電極が周辺部
に配置されているので、電源の供給はチップ周辺部から
行なわれている。
その為、ＬＳＩの大規模化に伴ってチップサイズが大き
くなる場合、配線抵抗の影響でチップ中央部では電源電
位降下が顕著となる。その対策として、チップ上の電源
配線幅を広く形成したり配線を厚くして配線抵抗を低減
している。
しかしながら、これらの方法は、寄生負荷容量が増大す
る為にＬＳＩの性能向上の障害となるという欠点がある
。
本発明の目的は、寄生負荷容量の増加がなく、ＬＳＩの
大規模化に対応できる半導体装置を提供することにある
。
〔課題を解決するための手段〕
本発明の半導体装置は、周辺部と中央部に外部引出し電
極パッドを有する半導体チップと、該半導体チップ上の
周辺部の電極パッドと電気的に接続された第１のリード
フレームと、前記半導体チップ中央部の電極パッドと電
気的に接続された第２のリードフレームとを有し、前記
第１のリードフレームと前記第２のリードフレームは電
気的に絶縁分離され、かつ、積層して形成されている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の断面図
及び要部切欠き平面図である。
第１の実施例は、第１図（ａ）、（ｂ）に示すように、
アルミナセラミックで形成されたノド・ンケージ基板１
上にチップ２が搭載され、Ａｇベーストなどの接着剤（
図示せず〉で固定されている。
さらに、パッケージ基板１上には、コバール製の第１の
リードフレーム３が封止用ガラス４により接着されてい
る。この第１のリードフレーム３とチップ２の周辺部の
電極パッド５は、夫々、直径３０μｍのアルミ線のボン
ディングワイヤ６により電気的に接続されている。
第１のリードフレーム３上には、封止用ガラス７を介し
て第２のリードフレーム８が固着されている。この第２
のリードフレーム８とチップ２の中央部の電極パッド９
は、アルミ線のボンディングワイヤ１０により電気的に
接続されている。
第２のリードフレーム８上には、封止用ガラス１１によ
り接着されたセラミック製のパッケージキャップ１２が
あり、チップ２を気密封止している。
第２図は本発明の第２の実施例の断面図である。
第２の実施例は、第２図に示すように、前述の実施例と
異なる点は、セラミック基板１の表面にＡｕめっき等で
形成された導電膜２０がＬＳＩの接地電位になっており
、さらに、第２のリードフレーム８も接地電位の電極パ
ッドに接続されていることである。
この実施例では、第１のリードフレーム３を信号用電極
引出しに使用し、その、上下にある第２のリードフレー
ムと導電膜２０を接地電位にしたストリップライン構造
となっている為に、容易にインピーダンス整合が取れる
。従って超高周波用のＬＳＩバッゲージとして使用可能
であるという利点がある。
〔発明の効果〕
以上説明したように本発明は、２層のリードフレーム構
造にし、一方のリードフレームをチップと相対向する位
置に配置することでチップ中央部に電極パッドの配置が
可能となり、大規模ＬＳＩ用のチップても寄生負荷容量
の増加することなくチップ内の電位降下を低減できる効
果がある。
更に、パッケージ内配線もストリップライン構造を容易
に構成することが可能であり、超高周波用ＬＳＩパッケ
ージとして安価に供給できるという効果かある。
【図面の簡単な説明】
第１図＜ａ）、（ｂ）は本発明の第１の実施例の断面図
及び要部切欠き平面図、第２図は第２の実施例の断面図
である。 １・・・パッケージ基板、２・・・チップ、３・・・第
１のリードフレーム、４，７．１１・・・封止用ガラス
、５・・・周辺部の電極パッド、６，１０・・・ボンデ
ィングワイヤ、８・・・第２のリードフレーム、９・・
・中央部の電極パッド、１２・・・パッケージキャップ
、２０・・・導電膜。

Claims (1)

    【特許請求の範囲】
  1. 　周辺部と中央部に外部引出し電極パッドを有する半導
    体チップと、該半導体チップ上の周辺部の電極パッドと
    電気的に接続された第１のリードフレームと、前記半導
    体チップ中央部の電極パッドと電気的に接続された第２
    のリードフレームとを有し、前記第１のリードフレーム
    と前記第２のリードフレームは電気的に絶縁分離され、
    かつ、積層して形成されていることを特徴とする半導体
    装置。
JP2070204A 1990-03-19 1990-03-19 半導体装置 Pending JPH03270062A (ja)

Priority Applications (1)

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JP2070204A JPH03270062A (ja) 1990-03-19 1990-03-19 半導体装置

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JP2070204A JPH03270062A (ja) 1990-03-19 1990-03-19 半導体装置

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JPH03270062A true JPH03270062A (ja) 1991-12-02

Family

ID=13424760

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JP2070204A Pending JPH03270062A (ja) 1990-03-19 1990-03-19 半導体装置

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JP (1) JPH03270062A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243406A (ja) * 1992-02-26 1993-09-21 Nec Kyushu Ltd 半導体装置
US5592019A (en) * 1994-04-19 1997-01-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243406A (ja) * 1992-02-26 1993-09-21 Nec Kyushu Ltd 半導体装置
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