JPH09252076A - Ｉｃ及びｉｃ用リードフレーム - Google Patents
Ｉｃ及びｉｃ用リードフレームInfo
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- JPH09252076A JPH09252076A JP5863796A JP5863796A JPH09252076A JP H09252076 A JPH09252076 A JP H09252076A JP 5863796 A JP5863796 A JP 5863796A JP 5863796 A JP5863796 A JP 5863796A JP H09252076 A JPH09252076 A JP H09252076A
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- Japan
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- capacitor
- electrode
- chip
- island
- lead frame
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 カップリングキャパシタを可能な限りチップ
に近づけてリードインダクタンスの影響を排除し、ま
た、カップリングキャパシタの実装コストをより軽減さ
せる。 【解決手段】 リードフレーム１のアイランド１ａにキ
ャパシタ２を形成してその第１電極２ａを電源端子Ｌ
ａ、第２電極２ｂを接地端子Ｌｂに接続する。そして、
該キャパシタ２の上にチップ３をダイボンディングす
る。キャパシタ２にチップ３をマウントするため最も間
近にカップリングキャパシタを設けることができ、リー
ド形状に左右されることなくその効力を発揮させられ
る。また、カップリングキャパシタをＩＣの一体部品と
できるので、実装コストも低い。
に近づけてリードインダクタンスの影響を排除し、ま
た、カップリングキャパシタの実装コストをより軽減さ
せる。 【解決手段】 リードフレーム１のアイランド１ａにキ
ャパシタ２を形成してその第１電極２ａを電源端子Ｌ
ａ、第２電極２ｂを接地端子Ｌｂに接続する。そして、
該キャパシタ２の上にチップ３をダイボンディングす
る。キャパシタ２にチップ３をマウントするため最も間
近にカップリングキャパシタを設けることができ、リー
ド形状に左右されることなくその効力を発揮させられ
る。また、カップリングキャパシタをＩＣの一体部品と
できるので、実装コストも低い。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（集積回路）
とＩＣ組立に用いられるリードフレームに関する。
とＩＣ組立に用いられるリードフレームに関する。
【０００２】
【従来の技術】ＩＣをＰＣＢ（プリント基板）上に実装
する際には、カップリングキャパシタを共に実装して電
源ノイズの低減を図ることが必須である。通常、そのキ
ャパシタは、ＩＣ近くのＰＣＢ上に実装するか、或いは
セラミック封止のＩＣ等では、リード端子中の電源・接
地端子上のパッケージ部分に実装用孔を開け、この実装
用孔を介して電源・接地端子間に実装するようにしてい
る。
する際には、カップリングキャパシタを共に実装して電
源ノイズの低減を図ることが必須である。通常、そのキ
ャパシタは、ＩＣ近くのＰＣＢ上に実装するか、或いは
セラミック封止のＩＣ等では、リード端子中の電源・接
地端子上のパッケージ部分に実装用孔を開け、この実装
用孔を介して電源・接地端子間に実装するようにしてい
る。
【０００３】
【発明が解決しようとする課題】近年の高集積化に伴う
実装密度の増加でリード端子もますます細くされる傾向
にあるが、リード端子が細くなるとリードインダクタン
スが上がってカップリングキャパシタの効力を弱めてし
まうので、カップリングキャパシタはできるだけＩＣチ
ップ（ダイ）に近づけ、リードインダクタンスの影響を
受け難くしておく必要がある。また、今までのカップリ
ングキャパシタ実装手法ではキャパシタが別部品で後付
けしなければならず、特にパッケージに孔を設けて実装
するタイプは、実装コストを考えるとあまり好ましいと
はいえない。
実装密度の増加でリード端子もますます細くされる傾向
にあるが、リード端子が細くなるとリードインダクタン
スが上がってカップリングキャパシタの効力を弱めてし
まうので、カップリングキャパシタはできるだけＩＣチ
ップ（ダイ）に近づけ、リードインダクタンスの影響を
受け難くしておく必要がある。また、今までのカップリ
ングキャパシタ実装手法ではキャパシタが別部品で後付
けしなければならず、特にパッケージに孔を設けて実装
するタイプは、実装コストを考えるとあまり好ましいと
はいえない。
【０００４】従って本発明は、カップリングキャパシタ
を可能な限りチップに近づけてリードインダクタンスの
影響を排除し、また、カップリングキャパシタの実装コ
ストをより軽減させようとするものである。
を可能な限りチップに近づけてリードインダクタンスの
影響を排除し、また、カップリングキャパシタの実装コ
ストをより軽減させようとするものである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明では、リード端子とチップのパッドとをボンデ
ィング（接続）して組み立てるＩＣにおいて、チップを
キャパシタの電極上にマウントし、該キャパシタの一方
の電極を電源端子、他方の電極を接地端子に接続して用
いることを特徴とする。即ち、チップをキャパシタ上に
マウントすることでカップリングキャパシタをチップの
最も近くに実装することを可能とし、リードインダクタ
ンスの影響を排除している。この場合、電源・接地端子
が複数あるような製品に対しては、チップをマウントし
ない方のキャパシタ電極を複数に分割してあれば、それ
ぞれ電源端子又は接地端子に接続して用いることができ
る。
に本発明では、リード端子とチップのパッドとをボンデ
ィング（接続）して組み立てるＩＣにおいて、チップを
キャパシタの電極上にマウントし、該キャパシタの一方
の電極を電源端子、他方の電極を接地端子に接続して用
いることを特徴とする。即ち、チップをキャパシタ上に
マウントすることでカップリングキャパシタをチップの
最も近くに実装することを可能とし、リードインダクタ
ンスの影響を排除している。この場合、電源・接地端子
が複数あるような製品に対しては、チップをマウントし
ない方のキャパシタ電極を複数に分割してあれば、それ
ぞれ電源端子又は接地端子に接続して用いることができ
る。
【０００６】そして、このようなキャパシタマウントチ
ップ形のＩＣ組立用として本発明では、アイランドにキ
ャパシタを設けて該キャパシタ上にチップをマウントす
るようにしたリードフレームを提供する。アイランドに
設けるキャパシタは、アイランドを一方の電極とし、該
アイランド上に誘電体及び他方の電極を積層して形成し
たものが構造も製造方法も簡単なものとできるのでよ
い。このときの誘電体及び電極は何層に積層することも
可能で、積層数が多ければその分容量を増すことができ
る。これは、周波数特性との関係で適宜設計すればよ
い。
ップ形のＩＣ組立用として本発明では、アイランドにキ
ャパシタを設けて該キャパシタ上にチップをマウントす
るようにしたリードフレームを提供する。アイランドに
設けるキャパシタは、アイランドを一方の電極とし、該
アイランド上に誘電体及び他方の電極を積層して形成し
たものが構造も製造方法も簡単なものとできるのでよ
い。このときの誘電体及び電極は何層に積層することも
可能で、積層数が多ければその分容量を増すことができ
る。これは、周波数特性との関係で適宜設計すればよ
い。
【０００７】また、アイランドとの間に空間を形成する
ようにしてアイランドと電気的に接続した電極を設けて
キャパシタの一方の電極とし、前記空間に誘電体で絶縁
して他方の電極を設けた構造とすることもできる。この
場合には前記他方の電極を複数に分割して用いることが
可能で、これによれば、電源・接地端子が複数ある場合
にその他方の電極をそれぞれ対応接続して用いることが
できる。
ようにしてアイランドと電気的に接続した電極を設けて
キャパシタの一方の電極とし、前記空間に誘電体で絶縁
して他方の電極を設けた構造とすることもできる。この
場合には前記他方の電極を複数に分割して用いることが
可能で、これによれば、電源・接地端子が複数ある場合
にその他方の電極をそれぞれ対応接続して用いることが
できる。
【０００８】
【発明の実施の形態】本発明はセラミック封止や樹脂封
止等の各種タイプに適用可能であるが、図１には樹脂封
止品の場合の例を示してある。この図１は、封止前のワ
イヤボンディング工程における斜視図で、リードフレー
ム１のアイランド１ａにカップリングキャパシタとなる
キャパシタ２が形成されており、その上にＩＣチップ３
がマウントされている。
止等の各種タイプに適用可能であるが、図１には樹脂封
止品の場合の例を示してある。この図１は、封止前のワ
イヤボンディング工程における斜視図で、リードフレー
ム１のアイランド１ａにカップリングキャパシタとなる
キャパシタ２が形成されており、その上にＩＣチップ３
がマウントされている。
【０００９】リード端子Ｌのうちの電源端子Ｌａ及び接
地端子Ｌｂは、キャパシタ２の第１電極２ａ及び第２電
極２ｂ、そして通常通りチップ３の接地用パッド及び電
源用パッドにワイヤボンディングされる。その際、チッ
プ３の基板が接地電位のものであれば第２電極２ｂと接
地端子Ｌｂを接続し、電源電位のものであれば第２電極
２ｂと電源端子Ｌａを接続して用いることができる。
地端子Ｌｂは、キャパシタ２の第１電極２ａ及び第２電
極２ｂ、そして通常通りチップ３の接地用パッド及び電
源用パッドにワイヤボンディングされる。その際、チッ
プ３の基板が接地電位のものであれば第２電極２ｂと接
地端子Ｌｂを接続し、電源電位のものであれば第２電極
２ｂと電源端子Ｌａを接続して用いることができる。
【００１０】このようにアイランド１ａにキャパシタ２
を一体形成しておけば、カップリングキャパシタの実装
空間を考慮する必要はなく、既存の工程そのままで対応
することができるし、また、ほぼアイランド１ａと同等
のキャパシタ面積を確保できるので十分な容量を得やす
い。尚、実際のキャパシタ２は非常に薄いものとできる
ので特に問題はないと思われるが、必要に応じてアイラ
ンドダウン（オフセット）量を調整するとよい。
を一体形成しておけば、カップリングキャパシタの実装
空間を考慮する必要はなく、既存の工程そのままで対応
することができるし、また、ほぼアイランド１ａと同等
のキャパシタ面積を確保できるので十分な容量を得やす
い。尚、実際のキャパシタ２は非常に薄いものとできる
ので特に問題はないと思われるが、必要に応じてアイラ
ンドダウン（オフセット）量を調整するとよい。
【００１１】図２〜図６には、キャパシタ２の構造例を
示す。図２に示す例が最もオーソドックスな形態で、図
１に示したのはこのキャパシタ構造のものである。図２
Ａはアイランド１ａにキャパシタ２を形成したリードフ
レーム１の平面図で、図２Ｂに断面線Ｘ−Ｘ’に沿って
みた場合のアイランド部の断面図を示している。この例
ではアイランド１ａが第１電極２ａとされ、その上に誘
電体２ｃを形成しこれに重ねて第２電極２ｂを形成して
あり、チップ３は第２電極２ｂにダイボンディングする
ようになっている。
示す。図２に示す例が最もオーソドックスな形態で、図
１に示したのはこのキャパシタ構造のものである。図２
Ａはアイランド１ａにキャパシタ２を形成したリードフ
レーム１の平面図で、図２Ｂに断面線Ｘ−Ｘ’に沿って
みた場合のアイランド部の断面図を示している。この例
ではアイランド１ａが第１電極２ａとされ、その上に誘
電体２ｃを形成しこれに重ねて第２電極２ｂを形成して
あり、チップ３は第２電極２ｂにダイボンディングする
ようになっている。
【００１２】図３に示すのは各電極及び誘電体を多重積
層した例で、図２Ｂ相当の断面図で示してある。アイラ
ンド１ａには電極部材４が延設され、この電極部材４と
アイランド１ａで第１電極２ａを構成している。そし
て、電極部材４を囲う断面コ字状とした第２電極２ｂが
電極部材４の上下に重畳させてあり、第２電極２ｂと第
１電極２ａとの間は誘電体２ｃで埋められている。チッ
プ３は第２電極２ｂの最上層部Ｕの上にダイボンディン
グされることになる。このように多重積層構造として積
層数を増やせば容量を多くとれるのは言うまでもない。
層した例で、図２Ｂ相当の断面図で示してある。アイラ
ンド１ａには電極部材４が延設され、この電極部材４と
アイランド１ａで第１電極２ａを構成している。そし
て、電極部材４を囲う断面コ字状とした第２電極２ｂが
電極部材４の上下に重畳させてあり、第２電極２ｂと第
１電極２ａとの間は誘電体２ｃで埋められている。チッ
プ３は第２電極２ｂの最上層部Ｕの上にダイボンディン
グされることになる。このように多重積層構造として積
層数を増やせば容量を多くとれるのは言うまでもない。
【００１３】この場合のアイランド１ａと電極部材４と
の接続は、図示のように電極部材４の一端部を曲折形成
してつけるものの他にも、ワイヤボンディングを利用し
て接続する等、各種接続方法がある。図４にはその一例
としてスルーホールを用いた接続形態を示している。図
４Ａはアイランド部分の平面図、図４Ｂは断面線Ｙ−
Ｙ’に沿ってみた断面図である。キャパシタ２の中央部
にスルーホール５が設けられ、アイランド１ａに接続す
る電極部材４がスルーホール５内を伸延して最上層へ延
設されている。そして図示の場合には、電極部材４上に
チップ３がダイボンディングされる。もし第２電極２ｂ
にチップ３をダイボンディングしたいのであれば、電極
部材４の上下を囲うようにして第２電極２ｂを形成すれ
ばよい。また、電極部材４を延設したスルーホール５内
は埋めてしまうこともできる。
の接続は、図示のように電極部材４の一端部を曲折形成
してつけるものの他にも、ワイヤボンディングを利用し
て接続する等、各種接続方法がある。図４にはその一例
としてスルーホールを用いた接続形態を示している。図
４Ａはアイランド部分の平面図、図４Ｂは断面線Ｙ−
Ｙ’に沿ってみた断面図である。キャパシタ２の中央部
にスルーホール５が設けられ、アイランド１ａに接続す
る電極部材４がスルーホール５内を伸延して最上層へ延
設されている。そして図示の場合には、電極部材４上に
チップ３がダイボンディングされる。もし第２電極２ｂ
にチップ３をダイボンディングしたいのであれば、電極
部材４の上下を囲うようにして第２電極２ｂを形成すれ
ばよい。また、電極部材４を延設したスルーホール５内
は埋めてしまうこともできる。
【００１４】図５及び図６に示すのは、電極分割して複
数のカップリングキャパシタを形成するようにした例で
ある。図５Ａ及び図６はアイランド部分の平面図、図５
Ｂは断面線Ｚ−Ｚ’に沿ってみた断面図を示す。尚、図
６の例の断面図は図５Ｂ同様につき省略している。
数のカップリングキャパシタを形成するようにした例で
ある。図５Ａ及び図６はアイランド部分の平面図、図５
Ｂは断面線Ｚ−Ｚ’に沿ってみた断面図を示す。尚、図
６の例の断面図は図５Ｂ同様につき省略している。
【００１５】アイランド１ａに接続する電極部材４は、
アイランド１ａとの間に空間Ｓを形成するようにして延
設され（図５Ｂ参照）、その空間Ｓ内に誘電体２ｃで絶
縁して第２電極２ｂが配置されている。尚、電極部材４
とアイランド１ａとはワイヤボンディングで接続して
も、スルーホールを用いて接続してもよい。
アイランド１ａとの間に空間Ｓを形成するようにして延
設され（図５Ｂ参照）、その空間Ｓ内に誘電体２ｃで絶
縁して第２電極２ｂが配置されている。尚、電極部材４
とアイランド１ａとはワイヤボンディングで接続して
も、スルーホールを用いて接続してもよい。
【００１６】第２電極２ｂは４片２ｂ-1，２ｂ-2，２ｂ
-3，２ｂ-4に分割形成されており、図５の例では、各電
極片２ｂ-1〜２ｂ-4に対応させてそれぞれボンディング
ホール６が設けられ、これらボンディングホール６を介
してワイヤボンディングが実施される。一方図６の例で
は、各電極片２ｂ-1〜２ｂ-4の端部が電極部材４よりも
突出するようにしてあり、この突出部分Ｐにそれぞれワ
イヤボンディングが実施されるようになっている。この
場合のチップ３は、電極部材４上にダイボンディングさ
れる。
-3，２ｂ-4に分割形成されており、図５の例では、各電
極片２ｂ-1〜２ｂ-4に対応させてそれぞれボンディング
ホール６が設けられ、これらボンディングホール６を介
してワイヤボンディングが実施される。一方図６の例で
は、各電極片２ｂ-1〜２ｂ-4の端部が電極部材４よりも
突出するようにしてあり、この突出部分Ｐにそれぞれワ
イヤボンディングが実施されるようになっている。この
場合のチップ３は、電極部材４上にダイボンディングさ
れる。
【００１７】
【発明の効果】本発明によれば、カップリングキャパシ
タをＩＣチップの最も間近に設置することが可能であ
り、リード形状に関わりなくその効力を最大限に発揮さ
せることができるようになる。また、本発明によるカッ
プリングキャパシタは、リードフレーム製造時ないしは
ダイボンディング前に形成される一体形のものでその製
造も非常に容易であり、別部品として後から実装する従
来技術に比べて実装コストを大きく抑えることができ
る。
タをＩＣチップの最も間近に設置することが可能であ
り、リード形状に関わりなくその効力を最大限に発揮さ
せることができるようになる。また、本発明によるカッ
プリングキャパシタは、リードフレーム製造時ないしは
ダイボンディング前に形成される一体形のものでその製
造も非常に容易であり、別部品として後から実装する従
来技術に比べて実装コストを大きく抑えることができ
る。
【図１】本発明に係るＩＣの実施形態を示すワイヤボン
ディング時の斜視図。
ディング時の斜視図。
【図２】分図Ａは本発明に係るキャパシタ付リードフレ
ームの第１実施形態を示す平面図、分図Ｂは断面線Ｘ−
Ｘ’に沿った断面図。
ームの第１実施形態を示す平面図、分図Ｂは断面線Ｘ−
Ｘ’に沿った断面図。
【図３】本発明に係るキャパシタ付リードフレームの第
２実施形態を示す図２Ｂ相当の断面図。
２実施形態を示す図２Ｂ相当の断面図。
【図４】分図Ａは本発明に係るキャパシタ付リードフレ
ームの第３実施形態を示すアイランド部分の平面図、分
図Ｂは断面線Ｙ−Ｙ’に沿った断面図。
ームの第３実施形態を示すアイランド部分の平面図、分
図Ｂは断面線Ｙ−Ｙ’に沿った断面図。
【図５】分図Ａは本発明に係るキャパシタ付リードフレ
ームの第４実施形態を示すアイランド部分の平面図、分
図Ｂは断面線Ｚ−Ｚ’に沿った断面図。
ームの第４実施形態を示すアイランド部分の平面図、分
図Ｂは断面線Ｚ−Ｚ’に沿った断面図。
【図６】本発明に係るキャパシタ付リードフレームの第
５実施形態を示すアイランド部分の平面図。
５実施形態を示すアイランド部分の平面図。
１ リードフレーム １ａ アイランド ２ キャパシタ ２ａ 第１電極 ２ｂ 第２電極 ２ｃ 誘電体 ３ ＩＣチップ ４ 電極部材 ５ スルーホール ６ ボンディングホール
Claims (6)
- 【請求項１】 リード端子とチップのパッドとをボンデ
ィングして組み立てるＩＣにおいて、チップをキャパシ
タの電極上にマウントし、該キャパシタの一方の電極を
電源端子、他方の電極を接地端子に接続するようにした
ことを特徴とするＩＣ。 - 【請求項２】 チップをマウントしない方のキャパシタ
電極が複数に分割されている請求項１記載のＩＣ。 - 【請求項３】 ＩＣ用のリードフレームにおいて、アイ
ランドにキャパシタが設けられ、該キャパシタ上にチッ
プをマウントするようになっていることを特徴とするリ
ードフレーム。 - 【請求項４】 アイランドを一方の電極とし、該アイラ
ンド上に誘電体及び他方の電極を積層してキャパシタと
する請求項３記載のリードフレーム。 - 【請求項５】 アイランドとの間に空間を形成するよう
にしてアイランドと電気的に接続した電極を設けてキャ
パシタの一方の電極とし、前記空間に誘電体で絶縁して
他方の電極を設けた請求項３記載のリードフレーム。 - 【請求項６】 他方の電極が複数に分割されている請求
項５記載のリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5863796A JPH09252076A (ja) | 1996-03-15 | 1996-03-15 | Ｉｃ及びｉｃ用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5863796A JPH09252076A (ja) | 1996-03-15 | 1996-03-15 | Ｉｃ及びｉｃ用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252076A true JPH09252076A (ja) | 1997-09-22 |
Family
ID=13090108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5863796A Pending JPH09252076A (ja) | 1996-03-15 | 1996-03-15 | Ｉｃ及びｉｃ用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252076A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000071262A (ko) * | 1999-01-18 | 2000-11-25 | 사토 게니치로 | 전기장치 |
| CN110491842A (zh) * | 2018-05-14 | 2019-11-22 | 意法半导体股份有限公司 | 半导体器件及对应的方法 |
-
1996
- 1996-03-15 JP JP5863796A patent/JPH09252076A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000071262A (ko) * | 1999-01-18 | 2000-11-25 | 사토 게니치로 | 전기장치 |
| CN110491842A (zh) * | 2018-05-14 | 2019-11-22 | 意法半导体股份有限公司 | 半导体器件及对应的方法 |
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