JPH05226404A - 半導体装置 - Google Patents

半導体装置

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JPH05226404A
JPH05226404A JP22743691A JP22743691A JPH05226404A JP H05226404 A JPH05226404 A JP H05226404A JP 22743691 A JP22743691 A JP 22743691A JP 22743691 A JP22743691 A JP 22743691A JP H05226404 A JPH05226404 A JP H05226404A
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JP
Japan
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bonding pad
region
semiconductor device
chip
insulating layer
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Pending
Application number
JP22743691A
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English (en)
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Fumiaki Kawai
文彰 川井
Kazuyuki Totani
一幸 戸谷
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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Publication of JPH05226404A publication Critical patent/JPH05226404A/ja
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Abstract

(57)【要約】 【目的】 集積回路が形成された半導体装置において、
チップ面積を縮小するとともに回路素子とボンディング
パッドとの配線長を短縮する。 【構成】 半導体基板１００上に回路素子からなる素子
領域１０を形成し、ポリイミド等の絶縁層１０２を積層
してその上にボンディングパッド１２ａからなるボンデ
ィングパッド領域１２を形成する。回路素子とボンディ
ングパッド１２ａとの配線接続は絶縁層１０２に設けた
コンタクトホールにより行う。ボンディングパッド領域
１２を素子領域１０の周囲に配置しないため、チップ面
積が縮小する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にボンデ
ィングパッドの配置が改良された半導体装置に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）や大規模集積回路（Ｌ
ＳＩ）は、シリコンウエーハ上に形成されたチップをス
クライビングやダイシングソーにより個々のチップに分
割し、分割された個々のチップをセラミックパッケージ
やリードフレームのダイパッドの位置に取付け、最後に
チップ上のボンディングパッドとパッケージ上の外部リ
ードとを金線やアルミニウム線を用いて結線することに
より形成される。
【０００３】このチップ上のボンディングパッドとパッ
ケージ上の外部リードとを金線やアルミニウム線を用い
て結線する工程（ワイヤボンディング工程）を行うため
に個々のチップには回路素子の他にボンディングパッド
が形成されるが、従来のチップでは図４に示されるよう
に回路素子が形成される素子領域１０がチップ内部に配
置され、その周囲にボンデイングパッド１２ａが形成さ
れるボンディングパッド領域１２が配置される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うにボンディングパッドをチップ周囲に配置する構成で
はチップ面積が増大し、特に回路構成に応じてボンディ
ングパッド数が増加した場合にこの傾向が著しくなり、
１ウエーハ当たりのチップ数が減少してしまう問題があ
った。
【０００５】また、このように素子領域とボンディング
パッド領域とを分離して配置する構成では、回路素子と
ボンディングパッドを結ぶ配線が長くなり、このため配
線領域が増大してしまうとともに配線遅延により回路の
動作スピードが低下してしまう問題があった。
【０００６】本発明は上記従来技術の有する課題に鑑み
なされたものであり、その目的はチップ面積を縮小し、
かつ動作スピードに優れた半導体装置を提供することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は回路素子が形成される素子領域及び電極を
外部に取り出すためのボンディングパッドが形成される
ボンディングパッド領域を備える半導体装置において、
前記ボンディングパッド領域を前記素子領域上に形成す
ることを特徴とする。
【０００８】
【作用】このように、本発明の半導体装置はボンディン
グパッド領域を従来のように素子領域周囲に配置するの
ではなく、素子領域上に配置するものであり、このよう
な立体構造とすることによりチップ面積の増大を抑制
し、かつ配線長も短くするものである。
【０００９】
【実施例】以下、図面を用いながら本発明に係る半導体
装置の好適な実施例を説明する。図１には本実施例の半
導体装置の断面図が示されており、また図２には本実施
例の半導体装置の平面図が示されている。半導体基板１
００上にはトランジスタやコンデンサ、抵抗などの回路
素子が周知の技術で形成され、これら回路素子をアルミ
ニウム線で配線して素子領域１０を形成している。
【００１０】そして、この素子領域１０上にポリイミド
等の絶縁層１０２が積層され、さらにこの絶縁層１０２
上に格子状に複数のボンディングパッド１２ａが形成さ
れてボンディングパッド領域１２が形成される。回路素
子とボンディングパッド１２ａとの接続は絶縁層１０２
に設けられるコンタクトホールを介して行われる。ここ
で、ポリイミド等の絶縁層１０２は素子領域１０とボン
ディングパッド領域１２とを電気的に分離するととも
に、パッケージの外部リードとワイヤボンディングする
際の衝撃をやわらげて素子領域が損傷するのを防ぐ緩衝
層としても機能する。
【００１１】このように、素子領域上にボンディングパ
ッドを格子上に配置することにより、チップ面積を増大
させることなく多数のボンディングパッドを配置するこ
とが可能となる。また、素子の直近にボンディングパッ
ドを設けることができるので、配線長を短くすることも
可能であり、配線遅延を防止することもできる。
【００１２】なお、本実施例ではボンディングパッド１
２ａを格子状に配置したが、ボンディングパッド数が少
ない場合には図３に示すようにボンディングパッド１２
ａを素子領域上の周囲に配置するだけでよい。
【００１３】
【発明の効果】以上説明したように、本発明に係る半導
体装置によればボンディングパッド領域を素子領域上に
形成したので、チップ面積を縮小し、ボンディングパッ
ド数を増加させ、かつ配線長も短縮して動作スピードを
向上することができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図である。
【図２】本発明の一実施例の平面図である。
【図３】本発明の他の実施例の平面図である。
【図４】従来装置の平面図である。
【符号の説明】
１０ 素子領域 １２ ボンディングパッド領域 １００ 半導体基板 １０２ 絶縁層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 回路素子が形成される素子領域及び電極
    を外部に取り出すためのボンディングパッドが形成され
    るボンディングパッド領域を備える半導体装置におい
    て、 前記ボンディングパッド領域を前記素子領域上に形成す
    ることを特徴とする半導体装置。
JP22743691A 1991-09-06 1991-09-06 半導体装置 Pending JPH05226404A (ja)

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JP22743691A JPH05226404A (ja) 1991-09-06 1991-09-06 半導体装置

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JP22743691A JPH05226404A (ja) 1991-09-06 1991-09-06 半導体装置

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JPH05226404A true JPH05226404A (ja) 1993-09-03

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JP22743691A Pending JPH05226404A (ja) 1991-09-06 1991-09-06 半導体装置

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JP (1) JPH05226404A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218818A (ja) * 2007-03-06 2008-09-18 Toshiba Corp 半導体装置
JP2009248415A (ja) * 2008-04-04 2009-10-29 Toshiba Hokuto Electronics Corp サーマルプリントヘッド

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218818A (ja) * 2007-03-06 2008-09-18 Toshiba Corp 半導体装置
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