JPS6146049A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置（以下、・ＩＣという）に適用し
て有効な技術に関するものであり、特に、ＩＣの信号配
線に適用して有効な技術に関するものである。

［背景技術］ トランジスタ等を形成したシリコン単結晶からなる半導
体基板（チップ）を、シリコン単結晶からなる配線基板
の上部に複数個塔載し、これらを配線によって接続して
集積度の大きなＩＣを構成することが知られている。

前記ＩＣの論理回路の動作速度、あるいはメモリ回路の
情報の書き込み、読み出し等の動作速度はＩＣの集積度
を大きくすることによる信号配線のインダクタンス、キ
ャパシタンス、コンダクタンス等の低減によって向上す
る。さらに前記動作速度を向上するためには集積度の向
上のみでは限界がある。特に、前記動作速度は信号配線
のインダクタンスによって影響されるので、前記動作速
度を向上するためには信号配線のインダクタンスを小さ
くしなければならないことを本発明者は。

見い出した。

本発明者の検討によれば、配線基板上の信号配線を流れ
る信号電流によって、シリコン単結晶からなる配線基板
内に電流が生ずる。

前記配線基板内の電流は、信号配線と配線基板およびそ
れらの間部の絶縁膜とで構成される浮遊容量によって生
じるものである６ 前記電流は、配線基板下部に設けられた配線基板よりも
抵抗値が極めて小さい金属層を流れる。

この金属層は、配線基板を、パッケージを構成する封止
基板に固着するためのものであり１例えば。

金または金と錫との合金を用いて形成されている。

前記のことから、信号配線と、この下部の絶縁膜と、配
線基板および接着金属層とによってマイクロストリップ
ラインを構成するとみなすことができる。

マイクロストリップラインにおける信号配線のインダク
タンスしは１次式（１）によって表わすことができる。

Ｌ；第２導電層のインダクタンス μ０；真空の透磁率 Ｗ；第２導電層の線路中 ｈ；第１導電層から第２導電層までの距離式（１）は、
第１導電層と、その上部にシリコン層とシリコン酸化膜
とを介して設けられた第２導電層とからなるマイクロス
トリップラインのインダクタンスＬを表わす関係式とし
て’５ｉ−ＳＬｏ２系を媒質とする平行平板伝送路の特
性″電子通信学会論文誌’７０／１０　　ＶＯＬ、５３
−ＢＮｏ、１０　　ｐ５６７〜ｐ５７５に紹介されてい
る。

本発明者は、式（１）を用いてＩＣ内部の前記信号配線
のインダクタンスＬを検討した結果、以下のことを見い
出した。

配線基板上の信号配線の線路中（ｗ）が２０乃至４０［
μｍ］程度であるのに対して、接着金属層から信号配線
までの距離（ｈ）が４００［ｌｚｍｌ程度と極めて大き
いために、前記式（１）のｈ／Ｗが大きくなるので、信
号配線のインダクタンスＬが大きくなる。このインダク
タンスＬの値は。

１００［ＭＨ，１程度以上の高周波信号電流に対して無
視できない。

［発明の目的］ 本発明の目的は、ＩＣ内部に設けられた信号配線のイン
ダクタンスＬを低減することにある。

本発明の他の目的は、電気信号がＩＣ内部の信号配線中
を伝達するために要する伝達時間を低減することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に述べれば、以下のとおりである。

すなわち、チップを塔載するための配線基板の上面部に
ストリップラインまたはマイクロストリップラインを構
成するグランド層として用いる導電層を設け、該導電層
上部に絶縁膜を介して信号配線を設けることにより、グ
ランド層から信号配線までの距離を縮少して、前記信号
配線のインダクタンスＬを低減するものである。

以下、本発明の構成について、実施例とともに説明する
。なお実施例を説明するための全図において、同一機能
を有するものは同一符号を付け。

そのくり返しの説明は省略する。

［実施例■］ 第１図は、本発明の実施例Ｉを説明するためのＩＣの平
面図、第２図は、第１図の■−■切断線における断面図
、第３図は、Ｔｃを構成するための配線基板の平面図、
第４図は、第３図の要部を示す平面図、第５図は、第４
図の■−■切断線における断面図である。

なお、第１図、第３図および第４図は、それらの図面を
見易くするために、各導電層間の絶縁膜は図示していな
い。さらに、第１図は、配線基板上部に設けられる導電
層およびパッケージを構成するための封止用キャップは
図示していない。

第１図乃至第５図において、ｌは０．１〜３゜５［重量
％］のベリラムを含む炭化シリコンをホットプレスした
焼結体からなる封止用基板であり、配線基板を載置し封
止するためのものである。この焼結体についての詳細は
特開昭５７−２５９１号に示されている。

２は封止用基板１の周辺部に設けられた低融点ガラス等
からなる絶縁性接着剤、３は絶縁性接着剤２を介し・て
複数本設けられたリードである。

４は接着用金属層５により封止基板１に固着されたシリ
コン単結晶からなる配線基板であり、チップ７の実装密
度を向上するためのものである。

金１Ｊ１５は、金または金と錫との合金からなる。

６は第１層目の導電層であり、チップ７とチップ７の間
およびチップ７の周辺部の配線基板４に接着して設けで
ある。導電層６は、マイクロストリップラインのグラン
ド（接地電位）層を構成するためのものである。チップ
７は、配線基板４の上に半田からなる突起電極８を介し
て設けである。

導電層６は、第３図に示すように、配線基板４上に格子
状に形成される。すなわち、導電層６は少なくともチッ
プ７の間の配線領域（領域７Ａを除く領域）に形成され
る。もちろん、導電層６は領域７Ａをも含めて、配線基
板４上の略全域に設けてもよい。

なお、第３図において、二点鎖線によって囲まれた領域
７Ａはチップ７が設けられるべき配線基板４の上の領域
である。本実施例では、導電層６の端部が領域７Ａ内に
位置するように形成している。

導電層６を設けたことによって、信号配線の浮遊容量が
増大することはない。信号配線と配線基板４およびそれ
らの間に設けられる絶縁膜とで構成される浮遊容量を考
慮する場合、配線基板４が導体として作用するために、
前記浮遊容量は配線基板４と信号配線間部の絶縁膜の膜
厚および誘電率で決定される。一方、導電層６と信号配
線およびそれらの間の絶縁膜とで構成される浮遊容量に
おいても、絶縁膜の膜厚および誘電率は前記導電層６の
ない場合と同一だからである。導電層６は。

それを覆う絶縁膜９を選択的に除去して形成された接続
孔を通して接地電位に接続されている。導電層６は、例
えば、スパッタ技術によるアルミニウム層またはシリコ
ンを含有するアルミニウム層を用い、その膜厚を２．５
［Ｉｚｍｌ程度に形成すればよい。

半田突起電極６は、配線基板４側に設けられる半田突起
電極８Ａと、チップ７側に設けられる半田突起電極とか
ら構成されている６ ９は導電層６を覆って配線基板４上に設けられた第１層
目の絶縁膜であり、その上に設けられる第２Ｗ１目の導
電ＮｊＩＯと導電層６あるいは第２層目の導電層１０と
配線基板４とを絶縁するためのものである。

絶縁膜９は、例えば、化学的気層析出技術（以下、ＣＶ
Ｄ技術という）によるシリコン酸化膜を用い、その膜厚
を３乃至３．５［μｍコ程度に形成する。

導電層６の上部における絶縁膜９の上を延在して設けら
れた第２層目の導電層１０は、各チップ７相互を電気的
に接続するための、または、外部端子１１とチップ７と
を電気的に接続するための信号配線として用いられる。

前記導電層１０は、例えば、スパッタ技術によるアルミ
ニウム層またはシリコンを含有するアルミニウム層を用
い、その膜厚を２乃至２．５［μｍコ程度に形成すれば
よく、また導電層１ｏの線路中（ｗ）を２０乃至４０［
μｍ］程度に形成すればよい。

配線基板４上部に導電層６を設けたことによって、配線
基板４を流れるべき電流は導電層６を流れる。導電層６
，１ｏおよび絶縁膜９はマイクロストリップラインを構
成し、導電層６と導電層１０との間の距離（ｈ）は、導
電層１０の線路中（Ｗ）に比べて充分に小さな値となっ
ている。前記式（１）かられかるように、導電層１０の
インダクタンスＬは充分に小さな値になる。したがって
導電層１０に流れる電気信号を高速度にすることができ
る。

１１は導電層１０を覆って絶縁膜９の上部に設けられた
第２層目の絶縁膜であり、導電層１０と第３層目の導電
層とを絶縁するためのものである。

絶縁膜１工は１例えば、バイアススパッタ技術によるシ
リコン酸化膜を用い、その膜厚を３乃至３．５［μｍ］
程度に形成すればよい。

１２は導電層６の上部における絶縁膜１１の上に設けら
れた第３層目の導電層であり、導電層重０の相互間を接
続孔１１Ａを通して電気的に接続するための配線として
用いられるものである。

導電層１２の線路ｒｌコ（ｗ）および膜厚は、導電層１
０と同様に形成すればよい。また導電Ｍ１２のインダク
タンスＬは、導電ＭｌＯのインダクタンスＬを低減した
作用と同様の作用によって、充分に小さな値になってい
る。したがって、導電層１２によって伝達される電気信
号の遅延は低減されている。

１３は半田突起電極８Ａの下部に設けられた第３層目の
導電層であり、半田突起電極８Ａと所定の導電層１０と
を接続孔１１Ｂを通して電気的に接続するためのもので
ある。導電層１３は、導電層１２と同一製造工程によっ
て形成する。

１４は配線基板４の周辺所定上部に絶縁膜９と１１を介
して複数個設けられた外部端子であり、Ｉ　Ｃ，と図示
していない外部装置とをボンディングワイヤ１５を通し
て電気的に接続するために用いられるものである。この
外部端子１４は、導電層１２と同一製造工程によって形
成する。

１６は導電層１２を覆って絶縁膜１１上部に設けられた
第３層目の絶縁膜であり、主として導電Ｍ１２を外部雰
囲気から保護するために用いられるものである。絶縁膜
１６は、例えばバイアススパッタ技術によるシリコン酸
化膜を用い、それを導電層１２，１３および１４を覆っ
て絶縁膜１１の上部に形成した後、導１を層１３および
１４上部の不要な絶縁膜１６を選択的に除去する。した
がって、半田突起電極８Ａは、導電層１３上部の絶縁膜
１６を除去した後に形成される。また、絶縁膜１６は、
その膜厚を３乃至３．５［μｍ］程度に形成する。

１７は絶縁性接着剤１８を介してリード３の上部を覆う
ように設けられた封止壁、１９は絶縁性接着剤２０を介
して設けられた封止用キャップである。

［実施例■］ 実施例■は、半導体ウェハに論理ブロック、メモリブロ
ック等のブロックを複数形成し、それぞれのブロックを
相互に電気的に接続し、かつ、ウェハをチップに分割す
ることなく１つのチップとして構成した大型のＩＣの例
である。第６図はその平面図、第７図は、第６図の要部
を示す平面図、第８図は、第７図の■−■切断線におけ
る断面図である。

なお、第６図および第７図は、その要部を見易くするた
めに、各導電層間に設けられる絶縁膜は図示し・ていな
い。

第６図乃至第８図において、半導体ウェハ２１は、論理
ブロック、メモリブロック等のブロックを複数形成し、
前記ブロックを相互に電気的に接続して大型のＩＣを構
成するためのものであり、ｐ型のシリコン単結晶からな
る。

情報を記憶するためのメモリブロックまたは論理ブロッ
ク等を構成するための半導体素子、たとえば、抵抗素子
、バイポーラトランジスタ、絶縁ゲート型電界効果トラ
ンジスタ（以下、ＭＩＳＦＥＴという）、容量素子等は
領域２２（以下、素子形成領域という）内に形成される
。

第６図において、素子形成領域はへ点鎖線で囲んで示し
である。また、素子形成領域２２は一つのみ図示しであ
るが、ウェハ中央部の後述する導電層２９Ｂの存在しな
い複数の行列状に配置された部分は、夫々、素子形成領
域２２である。

素子形成領域２２に形成されたＭ　Ｉ　Ｓ　ＦＥＴ２３
は、ソース領域またはド１メイン領域として用いられる
ｎ＋型の半導体領域２４と、該半導体領域２４間に少な
くとも形成されたグー１−絶縁膜とし・で用いられる第
１層目の絶ａ暎２５と、その絶縁膜上に形成されたゲー
ト電極とし、て用いられる第１ＭｊＪ目の導電層２６と
から構成されている。導電層２６は、例えば、ＣＶＤ技
術による多結晶シリコン層を用い、その膜厚を３０００
乃至４０００［オングストローム］　（以下、［Ａ］と
記述する）程度に形成する。

各素子形成領域２２間の半導体ウェハ２１の表面にはフ
ィールド絶縁膜２７が形成されている。

２８は導電層２６を覆って絶縁膜２５と、フィールド絶
縁膜２７の上部に設けられた第２層目の絶縁膜であり、
導電層２６とその上部に設けられる導電層とを絶縁する
ためのものである。絶！ａ膜２８は１例えば、ＣＶＤ技
術によるシリコン酸化膜を用い、その膜厚を３０００乃
至４０００［Ａ１程度に形成すればよい。

２９は絶縁膜２８の所定上部を延在して設けられた第２
層目の導電層である。導電Ｎ２９は導電層２９Ａおよび
２９Ｂとからなる。導電Ｍ２９Ａは、素子形成領域２２
の上部に設けられ、絶縁膜２５および２８を選択的に除
去して形成された接続孔３０を通して、所定の半導体領
域２４と電気的に接続して前記半導体領域２４を、例え
ば、論理回路を構成する他のＭＩＳＦＥＴのゲート電極
−（図示していない）に接続する。

導電層２９Ｂは、第１の素子形成領域２２と第２の素子
形成領域２２間の絶縁膜２８上部に設けられた導電層で
あり、その上部に後述する絶縁膜を介して設けられる導
電層とともにマイクロス１〜リツプラインを構成するた
めのグランド（接地電位）層として用いられるものであ
る。導電層２９Ｂは、第６図に示すように、半導体ウェ
ハ２１上に格子状に形成され、素子形成領域２２上には
形成されない１本実施例では、導電層２９Ｂは索子形成
領域２２内に位置しないように形成する。なお、素子形
成領域２２内の配線層と、マイクロストリップラインの
グランド層とを同一工程で形成しないような場合には、
前記グランド層をウエノ１上全面に形成することも可能
である。

導電層２９は１例えば、スパッタ技術によるアルミニウ
ム、または、シリコンを含有するアルミニウム層を用い
、その膜厚を０．８乃至１．５［ｔｔ　ｍ　］程度に形
成すればよい。

３１は導電層２９を覆って絶縁膜２８上部に設けられた
第３層目の絶縁膜であり、導電層２９とその上部に設け
られる導電層とを絶縁するためのものである。絶縁膜３
１は１例えば、ＣＶＤ技術によるシリコン酸化膜を用い
、その膜厚を１乃至２［μｍコ程度に形成すればよい。

３２は第３層目の導電層である。導電層３２は導電層３
２Ａおよび３２Ｂよりなる。導電層３２Ａは、素子形成
領域２２上部の絶縁膜３１上に設けられ、その所定部は
絶縁膜３１，２８および２５を選択的に除去して形成し
た接続孔３１Ａを通して、所定の半導体領域２４と電気
的に接続し、該半導体領域２４と他のＭＩＳＦＥＴを構
成する半導体領域（図示していない）とを接続する。導
電層３２Ｂは、導電層２９Ｂ上部の絶縁膜３１上に延在
して設けられ、第１の素子形成領域２２に設けられた、
例えば、メモリブロックと、前記と異なる第２の素子形
成領域２２に設けられた、例えば、論理ブロックとを相
互に接続するための信号配線として用いられる。また、
導電層３２Ｉ３は、前記各ブロックと、半導体ウェハ２
１周辺上部に複数個設けられたポンディングパッド３３
とを接続する信号配線、または電源配線として用いられ
るものである。

導電層３２は、例えば、スパッタ技術によるアルミニウ
ム、またはシリコンを含有するアルミニウムを用い、そ
の膜厚を１乃至２［μｍ］程度に形成すればよく、また
導電層３２Ｂの線巾（Ｗ）は２０乃至４０［ＩＬｍコ程
度に形成すればよい。

導電層３２ＢのインダクタンスＬは、導電層２９Ｂを設
けたことにより、実施例Ｉと同様の作用によって小さく
なる。

したがって、導電層３２Ｂを流れる電気信号が導電層３
２Ｂのインダクタンスしによって遅延するのを低減する
ことができる。

３４は導電層３２を覆って絶縁膜３１上部に設けられた
第４層目の絶縁膜であり、導電層３２とその上部の導電
層とを絶縁するためのものである。

絶縁膜８４は、絶縁膜３１と同様の製造工程によってそ
の膜厚を２乃至３［μｍ］程度に形成すればよい。

３５は導電層２９上の絶縁膜３４上に延在して設けられ
た第４層目の導電層であり、導電ＷＪ３２Ｂと同様に信
号配線、または電源配線として用いられるものである。

導電層３５は、導電層３２と同様の技術によって同様の
膜厚および線路中で形成すればよい、また、導電層３５
を形成する工程と同一製造工程によって前記ポンディン
グパッド３３を形成すればよい、さらに、接地電位の電
極として用いられるポンディングパッドは、その下部の
絶ｌＩ＃膜３１と３４を予じめ選択的に除去して形成し
た接続孔を通して導電層２９Ｂと電気的に接続する。

導電層３５のインダクタンスＬは、導電層２９Ｂを設け
たことにより、実施例１と同様の作用によって充分に小
さくなるので、導Ｔｌ！ＪＷ３５を流れる電気信号の遅
延は低減される。

３６は導電層３５を覆って絶縁［３４上部に設けられた
絶縁膜であり、主として導電層３５を外部雰囲気から保
護するための保ｉＪ膜として用いられるものである。

本実施例では、マイクロストリップラインを構成するた
めのグランド層に導電ｍ２９Ｂを用いたが、それに代え
て、前記グランド層は以下に述べるように形成してもよ
い。

すなわち、導電層２９Ｂ下部のフィールド絶縁膜２７を
形成せずに、導電層２９Ｂ下部の半導体ウェハ２１主面
部に、マイクロストリップラインのグランド層どして用
いる半導体領域を設ける。

これは、半導体領域２４を形成する不純物導入工程を用
いて形成すればよい。そして、前記グランド層として用
いる半導体領域上部に絶縁膜２８を設けた後、導電Ｎ２
９Ｂを形成する工程によって絶縁膜２８上部に信号配線
３２Ｂに相当する信号配線を形成する。そして、導電層
３２Ｂを形成する工程によって絶縁＠３１３１上導電層
３５に相当する信号配線を形成する。したがって、前記
半導体領域からなるグランド層を用いることにより。

導電層３５および絶縁１ｆ４３６を形成する工程が不要
になるので、製造工程を簡略化できる。

［実施例■］ 第９図は、本発明の実施例■を説明するための大型のＩ
Ｃの要部平面図、第１０図は、第９図のＸ−Ｘ切断線に
おける断面図である。

なお、第９図は、その要部を見易くするために各導電層
間に設けられた絶縁膜は図示していない。

第９図乃至第１Ｏ図において、２９Ａと２９Ｂは第２層
目の導電層であり、２９Ａは信号配線として用いられ、
導電層２９Ｂは導電層２９Ａとともにコプレーナ（ｃｏ
ｐｌａｎａｒ）構造を構成するためのグランド（接地電
位）線として用いられるものである。導ｆｆｉ層２９Ｂ
の所定端部は、第６図における接地電位のポンディング
パッド３３に電気的に接続する。導電層２９Ａのインダ
クタンスしは。

導電層２９Ａと導電層２９Ｂとの間の距ｊ推を、それら
導電層２９Ａまたは２９Ｂの線路ｒ１１（ｗ）と同程度
にすることにより、充分に小さくすることができる。

３２Ｂと３２Ｃは第３Ｊ曽目の導電１１てあり、導電ｊ
田３２Ｂは、信号配線として用いら、１ｔ、導電層３２
　Ｇは、導電層３　Ｑ　１３とともにコプレーナ構造を
構成するためのグランド線として用いらＡするものであ
る。導電層３２Ｂのインダクタンスしは。

導電層３２　Ｂと導電層３２Ｃとの間の正射（ｈ）を、
それら導電層３２Ｂまたは３２Ｃの線路ｒ１１（ｗ）と
同程度にすることにより、充分に小さくすることかでき
る。導電層３２　Ｇの所定端部は。

導電層２９Ｂと同様に接地電位に保たれる。

信号配線として用いられる導電層２９Ａまたは３２　Ｂ
とクランド線として用いられる導電層２９Ｂまたは３２
Ｇとを交互に配置することにより。

信号線とグランド線とを同一製造工程で形成できるので
、グランド線を形成する専用の製造工程が不要となる。

［実施例■］ 第１１図は、本発明の実施例■を１悦明するための大型
のＩ　Ｃ，の要部平面図、第１２図は、第１１図のＸ　
ＩＩ　−Ｘ　［１切断線における断面図である。

なお、第１１図は、その要部を見易くするために各導電
層間に設けられた絶縁膜は図示していない。

第１１図および第１２図において、２９Ａは第２π１目
の導電層であり、信号配線として用いられるものである
。３２Ｂは第３層目の導電層であり、４Ｑ号配線とし、
で用いら狛るものである。３５Ａは第４層目の導電層で
あり、導電層２９Ａまたは３２Ｂとともにマイクロス１
−リップラインを構成するためのグランド層とし、て用
いる。

なお、第１２図においては導電層２９Ａが１１本のみ図
示しであるが、導電層２９Ａは図示し、た以外に複数本
設けられている。

本発明者は、導電層３５Ａを設けたことにより、導電層
２９Ａと、３２ＢのインダクタンスＬが低減し、導電層
２９Ａと、３２Ｐ、に流れる電気ｆａ号の伝達速度が向
上することを実験により確認した。

大型のＩＣにおける最上部の導電ＪＺＪ　３５　Ａをマ
イクロス１−リップラインのクランド層とすることによ
り、グランド層を第６図に図示しまたポンディングパッ
ドと同一製造工程で形成できるので、クランド層と接地
電位のボンデインクバッド３３との電気的接続を容易に
行なうことができる。

［実施例■］ 第１３図は、本発明の実施例■を説明するための大型の
ＩＣの要部平面図、第１４図は、第１３図の要部を示す
平面図、第１５図は、第１４図のｘｖ−ｘｖ切断線にお
ける断面図、第１６図は、第１４図のＸＶＩ−ＸＶＩ切
断線における断面図である。

なお、第１３図および第１４図は、その要部を見易くす
るために各導電Ｊ・ご間に設けら１１．た絶Ｂ膜は図示
していない。さらに、第１３図は、各導電π１のうち最
上部の導電層のみを図示する。

３５Ｂは、第１１図における導電層３５Ａに多数の穴を
形成し、て格子状のグランド層としまた導電層である。

し、たがって、導電層３５Ｂ下部には。

第１１図と同様の導電層２９Ａと３２３　ｈ’それぞれ
設けられている。導電層３５Ｂを格子状に形成したこと
により、絶縁膜３４と絶縁膜３６とが前記多数の穴を通
して接ですることができるので。

主として外部温度に対する導電層３５Ｂと絶縁膜３６と
の熱膨張差による応力によって絶縁膜３６が不要に剥離
するのを防止することができる、。

また、導電層３５Ｂを格子状に形成したことによって、
導電Ｆ／　３５　Ｂと導電層２９Ａ、または第１１図に
示し、た導電層３２Ｂとの間部の浮ｊｆ容扱は低減され
る。

なお１本実施例および前記実施例■において。

導電層３５Ａまたは３５Ｂを素子形成領域２２の間の半
導体ウェハ２１上部に設けたが、導電層３５Ａまたは３
５Ｂは、素子形成領域２２に設けられ信号配線として用
いられる導電層のインダクタンスＬを低減するために、
半導体ウェハ２１上部を１責うように設けてもよい。

さらに、実施例１■乃至実施例■は、実施例１を説明す
るために用いたＩＣに適用し、でもよい。

［実施例■］ シリコン単結晶からなる半導体基板に、例えば。

ＭＩＳＦＥＴを一定間隔で列方向に複数配置してなる基
本セル列を一定間隔で行方向に複数配列し。

それら複数個のＭＩＳＦＥＴを電気的に組み合せて所望
の論理回路を構成することが可能なセルアレイがある。

本実施例は、前記セルアレイの第１の基本セル列とそれ
に隣接する第２の基本セル列との間部に設けられ前記Ｍ
ＩＳＦＥＴを電気的に組み合せる信号配線として用いる
ための導電層のインダクタンスＬを低減するために、実
施例■乃至実施例■を用いる。

具体的には、ＭＩＳＦＥＴのゲート電極を第１層目の導
電層によって形成し、信号配線を第２層目または第３層
目の導電層によって形成し、そして、第２層目または第
３層目の導電層とともにマイクロストリップラインを構
成するためのグランド層を第４層目の導電層で形成すれ
ばよい。

［効果］ （１）、信号配線とともにス１〜リップラインまたは、
マイクロストリップラインを構成するためのグランド層
をＩＣを構成する半導体基板上部に設けたことにより、
信号配線と前記グランド層との間の距離を前記信号配線
の線路中程度にできるので、信号配線のインダクタンス
Ｌを低減することができる。

（２）、（１）により、前記信号配線に流れる電気信号
の伝達速度を向上することができる。

（３）、（２）により、ＩＣの動作速度を向上すること
ができる。

以上１本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることはいうまでもない。

例えば、前記実施例は、本発明をシリコン単結晶からな
る半導体基板を用いて構成したＩＣに適用した場合につ
いて説明し、だが、本発明は絶縁性基板を用いて構成し
たＩＣに適用してもよい。

【図面の簡単な説明】

第１図乃至第５図は１本発明の実施例Ｉを説明するため
の図であり、 第１図は、そのＩＣの平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は、ＩＣを構成するための配線基板の平面図、 第４図は、第３図の要部を示す平面図、第５図は、第４
図の■−■切断線における断面図、 第６図は、本発明の実施例■を説明するための大型のＩ
　Ｃ，の平面図、 第７図は、第６図の要部を示す平面図。 第８図は、第７図の■−■切断線における断面・　図、 第９図は１本発明の実施例■を説明するための大型のｒ
ｃの要部平面図、 第１０図は、第９図のＸ−Ｘ切断線における断面図。 第１１図は、本発明の実施例■を説明するための大型の
ＩＣの要部平面図、 第１２図は、第１１図のｘｉ−ｘｕ切断線における断面
図、 第１３図は１本発明の実施例■を説明するため・の大型
のＩＣの要部平面図、 第１４図は、第１３図の要部を示す平面図、第１５は、
第１４図のｘｖ−ｘｖ切断線における断面図。 第１６図は、第１４図のＸＶ［−ＸＶ［切断線における
断面図である。 １・・・封止基板、２，１８．２０・・・絶縁性接着剤
、３・・・リード、４・・・配線基板、５・・・接着金
属層、６゜１０．１２．１３・・・導電層、７．７Ａ・
・・チップ。 ８．８Δ・・・半田突起電極、Ｄ＋０ｒ１６・・絶縁層
、ＩＩＡ、ＩＩＢ・・・接続孔、１５・・・ボンディン
グワイヤ、１７・・・封止壁、１９・・・封止用キャッ
プ。 ２１・・・半導体ウェハ、２２・・・素子形成領域、２
３・・・Ｍ　Ｉ　Ｓ　ＦＥＴ、２４・・・半導体領域、
２５，２７゜２８．３１，３４．３６・・・絶縁膜、２
６，２９゜２９Ａ、２９Ｂ、３２．３２Ａ、３２Ｂ、３
２Ｃ。 ３５．３５Ａ、３５Ｂ−・・導電層、３０，３１Ａ−接
続孔。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図 ？？ 第　　７　　図 第　　９　　図 第１０図 ２２第１１図 第１２図 第　　１４　図

Claims (1)

1. 【特許請求の範囲】 １、基板上に一つまたは複数の半導体集積回路装置を塔
   載した半導体装置において、前記基板の主面部上に第１
   絶縁膜を介して設けられた信号配線と、該信号配線にで
   きる限り近接して第２絶縁膜を介してグランド用導電層
   を具備したことを特徴とする半導体装置。 ２、前記グランド用導電層は、信号配線のインダクタン
   スを低減するためのものであることを特徴とする特許請
   求の範囲第１項記載の半導体装置。 ３、前記グランド用導電層は、第１絶縁膜を介して信号
   配線下部に設けられたことを特徴とする特許請求の範囲
   第１項または第２項記載の半導体装置。 ４、前記グランド用導電層は、第２絶縁膜を介して信号
   配線の側部に設けられたことを特徴とする特許請求の範
   囲第１項または第２項記載の半導体装置。 ５、前記グランド用導電層は、第２絶縁膜を介して信号
   配線の上部に設けられたことを特徴とする特許請求の範
   囲第１項または第２項記載の半導体装置。 ６、半導体ウェハ上に論理ブロック、またはメモリブロ
   ック等のブロックを複数形成した半導体装置であって、
   前記半導体ウェハの主面部上に第１絶縁膜を介して設け
   られた信号配線と、該信号配線にできる限り近接して第
   ２絶縁膜を介して設けられたグランド用導電層を具備し
   たことを特徴とする半導体装置。 ７、前記グランド用導電層は、信号配線のインダクタン
   スを低減するためのものであることを特徴とする特許請
   求の範囲第６項記載の半導体装置。 ８、前記グランド用導電層は、第１絶縁膜を介して信号
   配線の下部に設けられたことを特徴とする特許請求の範
   囲第６項または第７項記載の半導体装置。 ９、前記グランド用導電層は、第２絶縁膜を介して信号
   配線の側部に設けられたことを特徴とする特許請求の範
   囲第６項または第７項記載の半導体装置。 １０、前記グランド用導電層は、第２絶縁膜を介して信
   号配線の上部に設けられたことを特徴とする特許請求の
   範囲第６項または第７項記載の半導体装置。