KR940007665B1 - 화합물 반도체장치 및 그 제조방법 - Google Patents
화합물 반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR940007665B1 KR940007665B1 KR1019910022197A KR910022197A KR940007665B1 KR 940007665 B1 KR940007665 B1 KR 940007665B1 KR 1019910022197 A KR1019910022197 A KR 1019910022197A KR 910022197 A KR910022197 A KR 910022197A KR 940007665 B1 KR940007665 B1 KR 940007665B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- forming
- compound semiconductor
- buffer layer
- conductivity type
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 150000001875 compounds Chemical class 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 16
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 16
- 239000011800 void material Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 화합물 반도체장치의 단면도.
제 2 도는 이 발명에 따른 화합물 반도체장치의 단면도.
제 3 a~c도는 이 발명에 따른 화합물 반도체장치의 제조공정도.
이 발명은 저잡음 특성을 가지는 화합물 반도체장치 및 그 제조방법에 관한 것으로, 특히 선택적 에피택시법으로 보이드를 형성하여 반도체기판과 전도층을 분리하는 화합물 반도체장치 및 그 제조방법에 관한 것이다.
최근 정보통신사회로 급격히 발전해감에 따라 초고속 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나, 기존 Si를 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 여구가 활발히 진행되고 있다.
상기 화합물 반도체중 GaAs는 고전자이동도(high electron mobility) 및 반절연성등의 우수한 전자물성 특성을 갖고 있으므로 Si에 비해 동작속도가 빠르고 소비전력이 작으므로 군사용이나 우주통신에 유리하다. 따라서, GaAs의 우수한 물질특성을 이용하여 여러종류의 소자들이 개발되고 있다. 상기 소자에는 금속-반도체 전계효과 트랜지스터(Metal Semiconductor Field Effect Transistor ; 이하 MESFET라 칭함), 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transisor), 고전자이동도 트랜지스터(High Electron Mobility Transistor)등이 있다.
상기에서 MESFET는 GaAs소자들의 기본이 되는 소자로써 캡층(cap layer)에 소오스 및 드레인전극을 오믹접촉(Ohmic contact)시키고, 그 사이에 쇼트키접촉(Schottky contact)시켜 이 게이트전극에 인가되는 전압에 의해 전류의 흐름을 제어한다. 또한, 상기 MESFET에 Si등의 단원자층을 형성하여 발생되는 그 2차원전자개스(Two-Dimensional Electron Gas ; 이하 2DEG라 칭함)에 의해 저잡음 및 고속동작을 하는 것을 델타돔트 MESFET(Delta doped MESFET ; 이하 δ-MESFET라 칭함)한다.
제 1 도는 종래의 δ-MESFET의 구조를 간단히 설명한다.
반절연성 GaAs의 반도체기판(11)의 표면에 I형 GaAs의 버퍼층(13), Si등의 단원자층으로 델타도핑된 채널(12), I형 GaAs의 스페이스층(17)들이 순차적으로 형성되어 있다. 상기 스페이서(17)의 양측에 상기 버퍼층(13)과 겹치는 N＋형 웰영역(19)들이 형성되어 있고, 이 웰영역(19)들의 상부에는 소오스 및 드레인 전극들(23), (24)이 오믹접촉을 이루며, 상기 웰영역(19)들이 형성되어 있지않은 스페이서층(17)의 표면에는 게이트전극(21)이 쇼트키접촉을 이루며 형성되어 있다.
상술한 구조의 δ-MESFET의 제조방법을 설명한다.
반절연성 GaAs의 반도체기판(11)상에 I형 GaAs의 버퍼층(13), Si의 한 원자층인 채널(15) 및 I형 GaAs의 스페이서층(17)을 MBE(Molecular Beam Epitaxy) 또는 MOCVD(Metal Organic Chemical Vapor Depositon)등의 방법에 의해 순차적으로 형성한다. 그 다음, 상기 스페이스층(17)의 표면에 게이트전극(21)을 형성하고, 상기 게이트전극(21)의 양측에 Si등의 N형 불순물을 주입한 후 열처리하여 N＋형 웰영역(Well layer ; 19)을 형성한다. 계속해서, 상기 웰영역(19)의 상부에 리프트오프(lift-off)방법에 의해 소오스 및 드레인전극들(23), (24)을 형성한다.
상술한 δ-MESFET는 게이트에 인가되는 역전압(reverse voltage)의 세기에 의해 채널을 통해 흐르는 전류의 양을 조절한다. 이때, 버퍼층은 불순물의 농도를 10E14ions/㎤ 정도로 낮게하여 저항을 크게하므로 누설전류를 방지한다. 또한 상기 버퍼층은 집적회로에서 이웃하는 소자의 전극과 반도체기판 사이에 발생되는 전압차에 의해 채널과 반도체 기판사이에 공핍영역이 형성되어 전류통로의 폭을 작게하므로 드레쉬 홀드 전압(Threshold voltage) 및 소오스전항을 증가시키는 백게이팅효과(Backgating effect)를 방지한다.
그러나, 하나의 챔버(Chamber)내에서 다수의 층들을 형성하여야 하므로 다른층들에 도핑되는 불순물에 의해 버퍼층의 불순물농도가 높아지므로 저항이 낮아지게 되어 누설전류 및 백게이팅 효과가 발생되는 문제점이 있었다. 또한, 상기 버퍼층을 불순물농도가 낮도록 형성하여야 하므로 결정성장이 어려운 문제점이 있었다.
따라서, 이 발명의 목적은 거고저항을 요구하는 버퍼층 형성의 의존성을 줄이고 채널과 반도체사이를 분리시켜 누설전류의 발생을 방지할 수 있는 화합물 반도체 장치를 제공함에 있다.
이 발명의 또다른 목적은 집적회로에서 백게이팅 효과를 방지할 수 있는 화합물 반도체장치를 제공함에 있다.
이 발명의 또다른 목적은 버퍼층의 순도에 덜 구애받아 결정성장 공정이 용이한 화합물 반도체 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 이 발명은 화합물 반도체 장치에 있어서, 소정결정면을 가지는 반절연성 반도체기판과, 상기 반도체기판의 표면에 주플레이트와 소정각을 이루며 길게 형성된 절연막과, 상기 절연막이 형성되지 않은 반도체기판의 역경사면을 가지며 이 경사면이 합쳐져 표면이 평탄하도록 형성된 제 1 도전형의 버퍼층과, 상기 절연막의 상부에 상기 버퍼층의 역경사면에 의해 형성된 삼각형의 보이드와, 상기 버퍼층의 상부에 제 2 도전형의 불순물이 한원자층으로 형성된 채널과, 상기 채널의 상부에 형성된 제 1 도전형의 스페이서층과, 상기 보이드 양측의 스페이서층에 상기 버퍼층과 겹치도록 형성된 고농도의 제 2 도전형의 웰영역과, 상기 웰영역의 상부에 형성된 소오스 및 드레인전극들과, 상기 웰영역이 형성되지 않은 스페이서층의 표면에 형성된 게이트전극을 구비함을 특징으로 한다.
상기 또다른 목적을 달성하기 위하여 이 발명은 화합물 반도체 장치의 제조방법에 있어서, 소정의 결정면을 가지는 반절연성 반도체 기판의 표면에 주플레이트와 소정각도를 이루는 줄무늬 형태의 절연막을 형성하는 제 1 공정과, 상기 절연막이 형성되지 않은 반도체기판상에 역경사면을 가지고 이 역경사면들이 겹쳐 표면이 평탄해지도록 제 1 도전형의 버퍼층을 형성하는 제 2 공정과, 상기 버퍼층의 상부에 제 2 도전형의 불순물이 한원자 두께로 이루어진 채널을 형성하는 제 3 공정과, 상기 채널상부에 제 1 도전형의 스페이서층을 형성하는 제 4 공정과, 상기 절연막 상부의 스페이서층 표면에 게이트전극을 형성하는 제 5 공정과, 상기 게이트전극 양측 스페이서에 상기 버퍼층과 겹치는 고농도의 제 2 도전형의 웰영역을 형성하는 제 6 공정과, 상기 웰영역의 표면에 소오스 및 드레인 영역을 형성하는 제 7 공정을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제 2 도는 이 발명의 일실시예에 따른 δ-MESFET의 단면도이다. 결정면이 (001)인 반절연성 GaAs의 반도체기판(31)의 표면에 SiO2또는 Si3N4중 어느하나로 이루어지며 500~1000Å 정도 두께와 1~1.5㎛ 정도의 폭을 가지는 절연막(32)이 줄무늬 형태로 형성되어있다. 상기 절연막(32)은 상기 반도체기판(31)의 주플레이트(main plate)를 나타내는 〈110〉방향으로부터 20~30°정도 어긋나게 형성되어 있다. 상기 반도체기판(31)의 상부에 0.7~1㎛ 정도 두께의 I형 GaAs의 버퍼층(33)이 형성되어 있다. 상기 버퍼층(33)은 절연막(32)의 상부에는 형성되지 않고 역경사면을 가지며, 이 역경사면들이 합쳐져 표면이 평탄하게 형성되어 있다. 또한, 상기 절연막(32)의 상부에 버퍼층(33)이 형성되어 있지 않은 삼각형의 보이드(34)가 형성되어 있다. 상기의 보이드(34)의 높이는 상기 절연막(32)의 폭에 의해 제한된다. 그리고, 상기 버퍼층(33)의 표면에 Si등의 N형 불순물이 한원자층으로 형성된 채널(35)과 200~500Å 정도 두께의 I형 GaAs의 스페이서층(spacer layer ; 37)이 적층되어 있다. 또한, 상기 보이드(34)의 양측의 스페이스층(37)에 상기 버퍼층(33)과 겹치는 N＋형의 웰영역(39)이 형성되어 있다. 상기 웰영역(39)의 상부에 소오스 및 드레인전극(43), (4)이 오믹접촉을, 상기 웰영역(39)이 형성되지 않은 스페이서층(37)의 상부에 게이트전극(41)이 쇼트키접촉을 이루며 각각 형성되어 있다.
상술한 δ-MESFET는 MBE 또는 MOCVD 방법중 어느하나의 방법으로 형성하는 것으로 상기 절연막(32)은 마스크로 이용되어 그 부분의 상부에는 결정성장 되지 않는다. 상기에서 반도체기판(31)상의 버퍼층(33)은 상기 절연막(32)이 형성된 방향에 따라 정해지는데, 상기 절연막(32)이 결정면이 (001)인 반도체기판(31)의 주플레이트와 20~30°정도의 각을 가지면 버퍼층(33)의 측면들이 역경사를 이루게 된다. 상기 버퍼층(33)의 역경사면들이 합쳐지면 그 내부는 보이드(34)가 된다.
제3a~c도는 이 발명에 따른 δ-MESFET의 제조공정도이다.
제3a도를 참조하면, 결정면이 (001)인 반절연성 GaAs 반도체기판(31)의 표면에 SiO2또는 Si3N4절연막(32)를 500~1000Å 정도의 두께로 침적한다. 그 다음, 통상의 포토리소그래피 공정에 의해 상기 절연막(32)을 반도체 기판(31)의 주플레이트와 20~30°정도 어긋나며 1~1.5㎛ 정도의 폭을 갖도록 형성한다.
제3b도를 참조하면, 상기 절연막(32)이 형성되어 있지 않은 반도체기판(31)의 상부에 MBE 또는 MOCVD 방법중 어느하나에 의해 I형 GaAs의 버퍼층(33), Si등의 N형 불순물의 단원자층인 채널(35), I형 GaAs의 스페이서층(37))을 순차적으로 형성한다. 상기 버퍼층(33)은 0.7~1㎛ 정도 두께로 형성되는 것으로 상기 절연막(32)의 상부에는 형성되지 않고 측면이 역경사를 이루며, 상기 역경사면들이 합쳐진 후 평탄하게 형성된다. 이때, 역경사면들이 합쳐지면서 보이드(34)가 형성된다. 상기 보이드(34)의 높이는 절연막(32)의 폭에 의해 조절된다. 또한, 상기 스페이서층(37)은 200~500Å 정도 두께로 형성되어 있다.
제3c도를 참조하면, 상기 스페이서층(37)의 표면에 Pd/Pt/Au등을 증착한 후 건식식각하여 게이트전극(41)을 형성한다. 그 다음, 상기 게이트전극(41)의 양측의 스페이서층(37)에 상기 버퍼층(33)과 겹치도록 Si등의 N형 불순물을 50~100KeV 정도의 에너지로 1E13~1E14ions/㎠ 정도의 도우즈량을 이온주입 한후 열처리하여 N＋형의 웰영역(39)을 형성한다. 계속해서, 상기 웰영역(39)의 상부에 통상의 리프트공정에 의해 소오스 및 드레인전극들(43), (44)을 형성한다.
상술한 바와같이 절연막의 상부에 에피층이 형성되지 않는것을 이용하여 절연막이 형성된 반절연성 반도체기판상에 결정방향에 따른 결정성장 특성을 이용하여 버퍼층을 역경사면을 갖고 이 역경사면들이 합쳐지도록 형성하면 보이드가 형성된다. 상기 보이드상부에 게이트전극을 형성하여 보이드에 의해 채널과 반도체기판이 분리되도록 한다.
따라서, 이 발명은 보이드에 의해 채널과 반도체기판을 분리하므로 버퍼층을 통한 누설전류와 집적회로장치에서 백게이팅효과를 방지할 수 있는 잇점이 있다. 또한, 보이드에 의해 채널과 반도체기판을 분리하므로 버퍼층의 불순물농도를 낮게 할 필요가 없어 결정성장이 용이한 잇점이 있다.
상술한 이 발명의 실시예에서 반도체기판을 (001)결정면을 가진 GaAs로 보였으나 이 발명의 사상과 틀림이 없이 (100), (010)등의 결정면을 가질 수 있으며, 또한 InP 및 GaP등의 다른 화합물 반도체들로도 실시할 수 있다.
Claims (10)
- 화합물 반도체 장치에 있어서, 소정결정면을 가지는 반절연성 반도체기판과, 상기 반도체기판의 표면에 주플레이트와 소정각을 이루며 길게 형성된 절연막과, 상기 절연막이 형성되지 않은 반도체기판의 표면에 역경사면을 가지며 이 역경사면이 합쳐져 표면이 평탄하도록 형성된 제 1 도전형의 버퍼층과, 상기 절연막의 상부에 상기 버퍼층의 역경사면에 의해 형성된 삼각형의 보이드와, 상기 버퍼층의 상부에 제 2 도전형의 불순물이 한원자층으로 형성된 채널과, 상기 채널의 상부에 형성된 제 1 도전형의 스페이서층과, 상기 보이드 양측의 스페이서층에 상기 버퍼층과 겹치도록 형성된 고농도의 제 2 도전형의 웰영역과, 상기 웰영역의 상부에 형성된 소오스 및 드레인전극들과, 상기 웰영역이 형성되지 않은 스페이서층의 표면에 형성된 게이트전극을 구비한 화합물 반도체장치.
- 제 1 항에 있어서, 상기 반도체기판이 GaAs, InP 또는 GaP들중 어느하나인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 제 1 도전형이 I형이고, 제 2 도전형이 N형인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 반도체판의 결정면이 (100), (010) 또는 (001)들중 하나인 화합물 반도체장치.
- 제 1 항에 있어서, 상기 절연막이 주플레이트와 20~30°정도의 각도를 가지는 화합물 반도체장치.
- 제 1 항에 있어서, 상기 보이드의 높이가 절연막의 폭에 의해 정해지는 화합물 반도체장치.
- 화합물 반도체장치의 제조방법에 있어서, 소정의 결정면을 가지는 반절연성 반도체기판의 표면에 주플레이트와 소정각도를 이루는 줄무늬 형태의 절연막을 형성하는 제 1 공정과, 상기 절연막이 형성되지 않은 반도체기판상에 역경사면을 가지고 이 역경사면들이 겹쳐 표면이 평탄해지도록 제 1 도전형의 버퍼층을 형성하는 제 2 공정과, 상기 버퍼층의 상부에 제 2 도전형의 불순물이 한원자두께로 이루어진 채널을 형성하는 제 3 공정과, 상기 채널상부에 제 1 도전형의 스페이서층을 형성하는 제 4 공정과, 상기 절연막 상부의 스페이서층 표면에 게이트전극을 형성하는 제 5 공정과, 상기 게이트전극 양측 스페이서에 상기 버퍼층과 겹치는 고농도의 제 2 도전형의 웰영역을 형성하는 제 6 공정과, 상기 웰영역의 표면에 소오스 및 드레인영역을 형성하는 제 7 공정을 구비한 화합물 반도체장치의 제조방법.
- 제 7 항에 있어서, 상기 절연막 500~1000Å 정도 두께로 형성하는 화합물 반도체장치의 제조방법.
- 제 7 항에 있어서, 상기 제 2 공정에서 제 5 공정까지 MBE 또는 MOCVD중 어느 하나로 한번의 스텝으로 형성하는 화합물 반도체장치의 제조방법.
- 제 7 항에 있어서, 상기 제 3 공정에서 상기 버퍼층의 역경사면들이 삼각형의 보이드가 동시에 형성되는 화합물 반도체장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022197A KR940007665B1 (ko) | 1991-12-05 | 1991-12-05 | 화합물 반도체장치 및 그 제조방법 |
| JP4326712A JPH05291307A (ja) | 1991-12-05 | 1992-12-07 | 化合物半導体装置及びその製造方法 |
| US08/071,993 US5413947A (en) | 1991-12-05 | 1993-06-07 | Method for manufacturing a semiconductor device with an epitaxial void |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022197A KR940007665B1 (ko) | 1991-12-05 | 1991-12-05 | 화합물 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015117A KR930015117A (ko) | 1993-07-23 |
| KR940007665B1 true KR940007665B1 (ko) | 1994-08-22 |
Family
ID=19324187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910022197A KR940007665B1 (ko) | 1991-12-05 | 1991-12-05 | 화합물 반도체장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940007665B1 (ko) |
-
1991
- 1991-12-05 KR KR1019910022197A patent/KR940007665B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015117A (ko) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100933277B1 (ko) | ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법 | |
| EP0181091B1 (en) | Schottky gate field effect transistor and manufacturing method thereof | |
| JPH1093087A (ja) | 横ゲート縦ドリフト領域トランジスタ | |
| JP2006513572A (ja) | エンハンスメントモード金属酸化膜半導体電界効果トランジスタ及びその形成方法 | |
| JPH05129341A (ja) | 高電子移動度トランジスタおよびその製造方法 | |
| US5162877A (en) | Semiconductor integrated circuit device and method of producing same | |
| US5336626A (en) | Method of manufacturing a MESFET with an epitaxial void | |
| KR900000585B1 (ko) | 반도체 집적회로 장치 및 그 제조 방법 | |
| US5276340A (en) | Semiconductor integrated circuit having a reduced side gate effect | |
| KR900000073B1 (ko) | 전계효과트랜지스터 | |
| US4442445A (en) | Planar doped barrier gate field effect transistor | |
| KR940007665B1 (ko) | 화합물 반도체장치 및 그 제조방법 | |
| EP0744773B1 (en) | Method of manufacturing semiconductor device having a plasma-processed layer | |
| KR950007361B1 (ko) | 전계효과트랜지스터 | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| CN112993010A (zh) | 氮化镓高电子迁移率晶体管及其制造方法 | |
| JPH05275453A (ja) | 接合ｆｅｔ及びその製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JP3256643B2 (ja) | 半導体装置 | |
| GB2151078A (en) | Semiconductor devices | |
| JP2626213B2 (ja) | 電界効果トランジスタ | |
| KR950000661B1 (ko) | 금속-반도체 전계효과트랜지스터 및 그 제조방법 | |
| KR950001165B1 (ko) | 화합물 반도체소자 및 그 제조방법 | |
| JP2003151995A (ja) | 接合型電界効果トランジスタおよびその製造方法 | |
| JPH1098057A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060728 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |