JPH0249436A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0249436A JPH0249436A JP6493889A JP6493889A JPH0249436A JP H0249436 A JPH0249436 A JP H0249436A JP 6493889 A JP6493889 A JP 6493889A JP 6493889 A JP6493889 A JP 6493889A JP H0249436 A JPH0249436 A JP H0249436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
化合物半導体を用いたショットキ・ゲート電界効果トラ
ンジスタのような半導体装置を製造する方法の改良に関
し、 ８５０（’Ｃ）以上の熱処理に耐えることができるショ
ットキ・ゲート電極を有する半導体装置を製造できるよ
うにすることを目的とし、化合物半導体上にタングステ
ンを含むシリサイドからなるショットキ・ゲート電極を
形成する工程と、次いで、該ショットキ・ゲート電極を
マスクとして不純物をイオン注入し該ショットキ・ゲー
ト電極の両側にソース領域及びドレイン領域を形成する
工程と、次いで、前記イオン注入された不純物を活性化
する為の高温熱処理を行う工程と、前記ソース領域及び
ドレイン領域を形成してから前記ショットキ・ゲート電
極をエツチングして細くするか、或いは、前記ソース領
域及びドレイン領域を形成してから前記ショットキ・ゲ
ート電極を絶縁化する工程と、前記不純物が活性化され
たソース領域及びドレイン領域の上にソース電極及びド
レイン電極を形成する工程とが含まれるよう構成する。
ンジスタのような半導体装置を製造する方法の改良に関
し、 ８５０（’Ｃ）以上の熱処理に耐えることができるショ
ットキ・ゲート電極を有する半導体装置を製造できるよ
うにすることを目的とし、化合物半導体上にタングステ
ンを含むシリサイドからなるショットキ・ゲート電極を
形成する工程と、次いで、該ショットキ・ゲート電極を
マスクとして不純物をイオン注入し該ショットキ・ゲー
ト電極の両側にソース領域及びドレイン領域を形成する
工程と、次いで、前記イオン注入された不純物を活性化
する為の高温熱処理を行う工程と、前記ソース領域及び
ドレイン領域を形成してから前記ショットキ・ゲート電
極をエツチングして細くするか、或いは、前記ソース領
域及びドレイン領域を形成してから前記ショットキ・ゲ
ート電極を絶縁化する工程と、前記不純物が活性化され
たソース領域及びドレイン領域の上にソース電極及びド
レイン電極を形成する工程とが含まれるよう構成する。
本発明は、化合物半導体を用いたショットキ・ゲート電
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。
例えばＧａＡｓショットキ・ゲート電界効果トランジス
タに於けるゲート電極としては、アルミニウム（Ａβ）
、金（Ａｕ）、チタン（Ｔｉ）、モリブデン（ＭＯ）、
タングステン（Ｗ）、タンタル（Ｔａ）などの金属が用
いられている。然しなから、いずれも６００（’Ｃ）程
度の熱処理で、ゲート電極の電気的特性、例えば障壁高
さ、ｎ値（１，０４）、逆方向耐圧などが劣化し、トラ
ンジスタとしての動作は不能になる。
タに於けるゲート電極としては、アルミニウム（Ａβ）
、金（Ａｕ）、チタン（Ｔｉ）、モリブデン（ＭＯ）、
タングステン（Ｗ）、タンタル（Ｔａ）などの金属が用
いられている。然しなから、いずれも６００（’Ｃ）程
度の熱処理で、ゲート電極の電気的特性、例えば障壁高
さ、ｎ値（１，０４）、逆方向耐圧などが劣化し、トラ
ンジスタとしての動作は不能になる。
従って、その程度の熱処理を加えても、特性の劣化を生
じないゲート電極が必要である。
じないゲート電極が必要である。
近年、前記要求に応えることができるものとして、Ｔｉ
Ｗを材料とするゲート電極が発表されている。
Ｗを材料とするゲート電極が発表されている。
前記ＴｉＷを材料とするゲート電極は、それまでのゲー
ト電極に比較して高温に耐えることが可能になったが、
°例えば８５０（’Ｃ）以上の熱処理に対してては、矢
張り、ショットキ障壁が失われて電界効果トランジスタ
の動作が不安定になる。
ト電極に比較して高温に耐えることが可能になったが、
°例えば８５０（’Ｃ）以上の熱処理に対してては、矢
張り、ショットキ障壁が失われて電界効果トランジスタ
の動作が不安定になる。
また、通常の製造プロセスを適用すると、その間に腐蝕
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。
本発明は、８５０（”Ｃ）以上の熱処理に耐えることが
できるショットキ・ゲート電極を有する半導体装置を製
造できるようにする。
できるショットキ・ゲート電極を有する半導体装置を製
造できるようにする。
尚、本発明に於いて、ショットキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。
本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、該ショ
ットキ・ゲート電極をマスクとして不純物をイオン注入
し該ショットキ・ゲート電極の両側にソース領域及びド
レイン領域を形成する工程と、次いで、前記イオン注入
された不純物を活性化する為の高温熱処理を行う工程と
、前記ソース領域及びドレイン領域を形成してから前記
ショットキ・ゲート電極をエツチングして細くするか、
或いは、前記ソース領域及びドレイン領域を形成してか
ら前記ショットキ・ゲート電極を絶縁化する工程と、前
記不純物が活性化されたソース領域及びドレイン領域の
上にソース電極及びドレイン電極を形成する工程とが含
まれるよう構成する。
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、該ショ
ットキ・ゲート電極をマスクとして不純物をイオン注入
し該ショットキ・ゲート電極の両側にソース領域及びド
レイン領域を形成する工程と、次いで、前記イオン注入
された不純物を活性化する為の高温熱処理を行う工程と
、前記ソース領域及びドレイン領域を形成してから前記
ショットキ・ゲート電極をエツチングして細くするか、
或いは、前記ソース領域及びドレイン領域を形成してか
ら前記ショットキ・ゲート電極を絶縁化する工程と、前
記不純物が活性化されたソース領域及びドレイン領域の
上にソース電極及びドレイン電極を形成する工程とが含
まれるよう構成する。
〔作用〕
前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはない。
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはない。
第１図乃至第６図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。
第１図参照
例えばクロム（Ｃｒ）をドープした半絶縁性ＧａＡｓ基
板１に厚さ例えば６０００ （人〕程度の二酸化シリコ
ン（ＳｉＯ２）膜２を形成する。
板１に厚さ例えば６０００ （人〕程度の二酸化シリコ
ン（ＳｉＯ２）膜２を形成する。
通常のフォト・リソグラフィ技術を適用することに依り
、二酸化シリコン膜２のバターニングを行って窓２ａを
形成する。
、二酸化シリコン膜２のバターニングを行って窓２ａを
形成する。
イオン注入法を適用することに依り、ドーズ量を２．６
Ｘ１０”（ａｍ−句としてシリコン・イオンを注入する
。
Ｘ１０”（ａｍ−句としてシリコン・イオンを注入する
。
第２図参照
（２）−に
二酸化シリコン膜２を除去してから、新たに厚さ例えば
１０００ （人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。
１０００ （人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。
温度を例えば８５０（’Ｉｌｌ：）、また、時間を例え
ば１５（分〕として熱処理を行う。これに依って、図示
のようなｎ型層３を得ることができる。
ば１５（分〕として熱処理を行う。これに依って、図示
のようなｎ型層３を得ることができる。
前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。
る。
第３図参照
ＴｉＷＳｉ合金、例えばＴ ｉ ｏ、３ Ｗ（１，？
Ｓ ｉ ｚからなる合金をスパッタ法にて被着して厚さ
例えば６０００ （人〕の合金膜を形成する。
Ｓ ｉ ｚからなる合金をスパッタ法にて被着して厚さ
例えば６０００ （人〕の合金膜を形成する。
Ｔ３）−２
エツチング・ガスをＣＦ４ ＋Ｏ□ （５〔％〕）とす
るドライ・エツチング法を適用し、前記合金膜のパター
ニングを行ってゲート電極４を形成する。
るドライ・エツチング法を適用し、前記合金膜のパター
ニングを行ってゲート電極４を形成する。
第４図参照
通常の技法を適用することに依り、二酸化シリコン膜５
を形成する。
を形成する。
通常の技法を適用することに依り、二酸化シリコン膜５
の選択的エツチングを行って窓５ａを形成する。
の選択的エツチングを行って窓５ａを形成する。
イオン注入法を適用することに依り、ドーズ量を１．
７ Ｘ １０” （ｅｌｍ−”）及び加速エネルギを１
７５（ＫｅＶ）としてＳｉの注入を行う。
７ Ｘ １０” （ｅｌｍ−”）及び加速エネルギを１
７５（ＫｅＶ）としてＳｉの注入を行う。
第５図参照
（５）−に
二酸化シリコン膜５を除去してから、新たに厚さ例えば
１０００ （人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。
１０００ （人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。
温度を例えば８００（’Ｃ）、また、時間を例えば１５
〔分〕として熱処理を行う。
〔分〕として熱処理を行う。
これに依って、図示のようなｎ＋型領領域６及び７を得
ることができる。
ることができる。
前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。
る。
この工程で形成されたｎ＋型領領域６び７の不純物濃度
はピーク部分でＩ Ｘ １０ ” （ｃｍ−’）、そし
て、ｎ型層３のそれは同じ（ピーク部分でＩ Ｘ １０
” （ａｍ−”） テあツタ。
はピーク部分でＩ Ｘ １０ ” （ｃｍ−’）、そし
て、ｎ型層３のそれは同じ（ピーク部分でＩ Ｘ １０
” （ａｍ−”） テあツタ。
第６図参照
！６ｌ−１
ＧａＡｓ部分の表面を１００ 〔人〕程度エツチングす
る。尚、このときのエツチング液としてはＫＯＨ＋Ｈ，
Ｏ□を使用して良い。
る。尚、このときのエツチング液としてはＫＯＨ＋Ｈ，
Ｏ□を使用して良い。
通常の技法を適用することに依り、ｎ＋型領領域６び７
上に電極８及び９を形成して完成する。尚、電極材料と
しては、Ａ ｕ Ｇ ｅ ／ Ａ ｕ系を使用して良い
。
上に電極８及び９を形成して完成する。尚、電極材料と
しては、Ａ ｕ Ｇ ｅ ／ Ａ ｕ系を使用して良い
。
このようにして製造した半導体装置に関する具体的デー
タを挙げると次の通りである。
タを挙げると次の通りである。
ゲート長：１．４Ｃμｍ〕
ゲート幅：２００ （μｍ〕
ソース・ドレイン間隔：６ 〔μｍ〕
相互コンダクタンスｇｓ ： ２３ （ｍＳ）ソース
・ゲート間容量Ｃ１，二〇、２１ （ｐＦ）遮断周波
数ｆｙ ： １２． ３ （ＧＨｚ）ショットキ・ゲ
ートについて ｎ値：１．１８ バリヤ・ハイド：０．７Ｂ 破壊電圧：１０（Ｖ） ゛ところで、本発明では、ｎ＋型領領域６び７をショッ
トキ・ゲート電極４をマスクにした自己整合方式で形成
しているので、通常であればショットキ・ゲート電極４
とｎ＋型領領域６び７との短絡が懸念されるところであ
るが、これは全く問題にならない。即ち、前記したよう
に、イオン注入法などを適用してｎ＋型碩域６並びに７
を形成すると、そこでの不純物濃度分布は第７図に見ら
れるようにガウシアン分布となり、ピークは深さで例え
ば０．１５Ｃμｍ〕のところに生成され、そこでＩ Ｘ
１０ ” （ａｍ−”）程度であれば、表面ではｌ
ｘ ｌ Ｑ ” （ｃｍ−３）程度になって５〔７３以
上の耐圧が得られる。また、工程（６）−１に記述した
ように、ｎ＋型領領域６びに７の表面をエツチングした
場合、第６図から明らかであるが、該表面はショットキ
・ゲート電極４とｎ型層３との界面よりも低くなって、
耐圧は更に高くなる。
・ゲート間容量Ｃ１，二〇、２１ （ｐＦ）遮断周波
数ｆｙ ： １２． ３ （ＧＨｚ）ショットキ・ゲ
ートについて ｎ値：１．１８ バリヤ・ハイド：０．７Ｂ 破壊電圧：１０（Ｖ） ゛ところで、本発明では、ｎ＋型領領域６び７をショッ
トキ・ゲート電極４をマスクにした自己整合方式で形成
しているので、通常であればショットキ・ゲート電極４
とｎ＋型領領域６び７との短絡が懸念されるところであ
るが、これは全く問題にならない。即ち、前記したよう
に、イオン注入法などを適用してｎ＋型碩域６並びに７
を形成すると、そこでの不純物濃度分布は第７図に見ら
れるようにガウシアン分布となり、ピークは深さで例え
ば０．１５Ｃμｍ〕のところに生成され、そこでＩ Ｘ
１０ ” （ａｍ−”）程度であれば、表面ではｌ
ｘ ｌ Ｑ ” （ｃｍ−３）程度になって５〔７３以
上の耐圧が得られる。また、工程（６）−１に記述した
ように、ｎ＋型領領域６びに７の表面をエツチングした
場合、第６図から明らかであるが、該表面はショットキ
・ゲート電極４とｎ型層３との界面よりも低くなって、
耐圧は更に高くなる。
ショットキ・ゲート電極に於ける逆方向耐圧を維持する
には次のような手段をとることが考えられる。
には次のような手段をとることが考えられる。
（ａ） ｎ＋型領領域６びに７のドーズ量を低下させ
る。
る。
（ｂｌ ｎ＋型領領域６びに７を形成後、ショットキ
・ゲート電極４をエツチングして細（する。
・ゲート電極４をエツチングして細（する。
（Ｃ１ショットキ・ゲート・電極４を絶縁化する。
（ｄ） ｎ＋型領領域６びに７の表面をエツチングす
る。
る。
（ｅ） ｆｌ＋型領域６並びに７を形成する前にマス
クとなるショットキ・ゲート電極４を加工して傘型にす
るか、傘型を構成するマスクを別設してからイオン注入
を行う。
クとなるショットキ・ゲート電極４を加工して傘型にす
るか、傘型を構成するマスクを別設してからイオン注入
を行う。
（ｆｌ イオン注入のエネルギを高くしてプロジェク
ト・レインジを深くする。
ト・レインジを深くする。
本発明では、前記（ｆ）の手段を採ることが基本になっ
ているが、必要に応じて他の手段を併用して良（、前記
実施例では、該（ｆ）の手段と（ｄｌの手段とを併用し
ている。尚、該（ｄ）の手段は、他の手段と比較すると
、実施が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。
ているが、必要に応じて他の手段を併用して良（、前記
実施例では、該（ｆ）の手段と（ｄｌの手段とを併用し
ている。尚、該（ｄ）の手段は、他の手段と比較すると
、実施が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。
因みに、Ｇ ａ Ａ ｓ ｎ＋型領領域対するショット
キ逆方向耐圧に関するデータを示すと次の通りである。
キ逆方向耐圧に関するデータを示すと次の通りである。
■ 不純物濃度が２ Ｘ １０ ” （ｅｌｌ−’）の
場合の−１エピタキシャル成長などに依るｎ１型平坦層
では０．８５ （Ｖ） ■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、Ｒｐ ：
０． １５０ （μ）であれば３．６５ （Ｖ） ■−３■−２に於いてＥ ： ３５０． （ＫｅＶ）、
Ｒ，：０．３０６ Ｃμ〕であれば７．７７（Ｖ） ■ 不純物濃度がＩ Ｘ １０ ” （ａａ−’）の場
合■−１エピタキシャル成長などに依るｎ“型平坦層で
は１．６９ （Ｖ） ■−２３ｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、ＲＦ ：
０．１５０ （μ）であれば５、 ２７ （Ｖ） ■−３■−２に於いてＥ：３５０ （ＫｅＶ）、ＲＰ
：０．３０６ （μ〕であれば１０．２（Ｖ） ■ 不純物濃度が５ Ｘ Ｉ Ｑ ” （ａｍ−”）の
場合■−１エピタキシャル成長などに依るｎ＋型平坦層
では３．３９ （Ｖ） ■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、ＲＰ ：
０．１５０ （μ〕であれば７．５０ （Ｖ） ■−３■−２に於いてＥ：３５０（ＫｅＶ）、Ｒｐ
：Ｑ、３０６ （μ）であれば１３．３（Ｖ） ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにＴｉＷとＴｉＷＳｉとを比較してデータを示
すと次の通りである。
場合の−１エピタキシャル成長などに依るｎ１型平坦層
では０．８５ （Ｖ） ■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、Ｒｐ ：
０． １５０ （μ）であれば３．６５ （Ｖ） ■−３■−２に於いてＥ ： ３５０． （ＫｅＶ）、
Ｒ，：０．３０６ Ｃμ〕であれば７．７７（Ｖ） ■ 不純物濃度がＩ Ｘ １０ ” （ａａ−’）の場
合■−１エピタキシャル成長などに依るｎ“型平坦層で
は１．６９ （Ｖ） ■−２３ｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、ＲＦ ：
０．１５０ （μ）であれば５、 ２７ （Ｖ） ■−３■−２に於いてＥ：３５０ （ＫｅＶ）、ＲＰ
：０．３０６ （μ〕であれば１０．２（Ｖ） ■ 不純物濃度が５ Ｘ Ｉ Ｑ ” （ａｍ−”）の
場合■−１エピタキシャル成長などに依るｎ＋型平坦層
では３．３９ （Ｖ） ■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ） 、ＲＰ ：
０．１５０ （μ〕であれば７．５０ （Ｖ） ■−３■−２に於いてＥ：３５０（ＫｅＶ）、Ｒｐ
：Ｑ、３０６ （μ）であれば１３．３（Ｖ） ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにＴｉＷとＴｉＷＳｉとを比較してデータを示
すと次の通りである。
Ａ 比抵抗（８５０（”Ｃ）、１５ （分〕の熱処理後
） Ａ−Ｉ ＴｉＷ （Ｔｉ ： １０ ［重量％））で
は、２〜３Ｘ１０’ （Ω・１〕 Ａ ２ Ｔｉ−Ｗｌ−３ｉｔ （Ｔｉ ： １０
（重量％））では、 ０．８〜ｌＸｌ０−’（Ω・備〕 Ｂ ＨＦ （ｃｏｎｃ）に対する腐蝕Ｂ−Ｉ Ｔｉ
Ｗ （Ｔｉ ： １０ （重量％〕）では、１〔μｍ／
分〕 Ｂ−２Ｔｉ−Ｗｌ−３ｉｔ （Ｔｉ ： １０ （重
量％））では、 １９００ （人／分〕 ＣＮＨ４Ｆ：ＨＦ＝１０：１に対する腐蝕Ｃ−Ｉ Ｔ
ｉＷ（Ｔｉ：１０ （重量％〕）では、１２００ （
人／分〕 Ｃ２ＴＩＸ Ｗｒ−ｘ Ｓ ｉｔ （Ｔｉ ： １０
（重量％））では、 ２６７ 〔人／分〕 Ｄ ８５０ （”Ｃ）、１５ （分〕の熱処理後のシ
ョットキ接合安定性 Ｄ−Ｉ ＴｉＷ （Ｔｉ ： １０ （重量％〕）で
は、約５０（％〕が劣化し不安定 Ｄ−２Ｔｉ、 Ｖ／＋−ＸＳ ｉｔ （Ｔｉ ： １
０ （重量％））では、 約１００〔％〕が安定なショットキ特性バリヤ・ハイド
：０．７８（Ｖ） ｎ値：１．１８ 前記実施例に於いて、ゲート電極の材料としてＴｉＷＳ
ｉを用いたが、この組成のうち、ＴｉはＧａＡｓに対す
る密着性の向上を目的として含有させたものであり、こ
れは、ＷとＳｉとの組成比を最適化して密着性を向上さ
せることで不要にすることができる。
） Ａ−Ｉ ＴｉＷ （Ｔｉ ： １０ ［重量％））で
は、２〜３Ｘ１０’ （Ω・１〕 Ａ ２ Ｔｉ−Ｗｌ−３ｉｔ （Ｔｉ ： １０
（重量％））では、 ０．８〜ｌＸｌ０−’（Ω・備〕 Ｂ ＨＦ （ｃｏｎｃ）に対する腐蝕Ｂ−Ｉ Ｔｉ
Ｗ （Ｔｉ ： １０ （重量％〕）では、１〔μｍ／
分〕 Ｂ−２Ｔｉ−Ｗｌ−３ｉｔ （Ｔｉ ： １０ （重
量％））では、 １９００ （人／分〕 ＣＮＨ４Ｆ：ＨＦ＝１０：１に対する腐蝕Ｃ−Ｉ Ｔ
ｉＷ（Ｔｉ：１０ （重量％〕）では、１２００ （
人／分〕 Ｃ２ＴＩＸ Ｗｒ−ｘ Ｓ ｉｔ （Ｔｉ ： １０
（重量％））では、 ２６７ 〔人／分〕 Ｄ ８５０ （”Ｃ）、１５ （分〕の熱処理後のシ
ョットキ接合安定性 Ｄ−Ｉ ＴｉＷ （Ｔｉ ： １０ （重量％〕）で
は、約５０（％〕が劣化し不安定 Ｄ−２Ｔｉ、 Ｖ／＋−ＸＳ ｉｔ （Ｔｉ ： １
０ （重量％））では、 約１００〔％〕が安定なショットキ特性バリヤ・ハイド
：０．７８（Ｖ） ｎ値：１．１８ 前記実施例に於いて、ゲート電極の材料としてＴｉＷＳ
ｉを用いたが、この組成のうち、ＴｉはＧａＡｓに対す
る密着性の向上を目的として含有させたものであり、こ
れは、ＷとＳｉとの組成比を最適化して密着性を向上さ
せることで不要にすることができる。
尚、本発明に於いて、合金膜の組成は化学量的合金に限
られものではなく、当該化学量論値とは若干具なってい
てもよい。
られものではなく、当該化学量論値とは若干具なってい
てもよい。
本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成し、該ショットキ・ゲート電
極をマスクとして不純物をイオン注入して該ショットキ
・ゲート電極の両側にソース領域及びドレイン領域を形
成し、前記イオン注入された不純物を活性化する為の高
温熱処理を行い、前記ソース領域及びドレイン領域を形
成してから前記ショットキ・ゲート電極をエツチングし
て細くするか、或いは、前記ソース領域及びドレイン領
域を形成してから前記ショットキ・ゲート電極を絶縁化
し、前記不純物が活性化されたソース領域及びドレイン
領域の上にソース電極及びドレイン電極を形成している
。
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成し、該ショットキ・ゲート電
極をマスクとして不純物をイオン注入して該ショットキ
・ゲート電極の両側にソース領域及びドレイン領域を形
成し、前記イオン注入された不純物を活性化する為の高
温熱処理を行い、前記ソース領域及びドレイン領域を形
成してから前記ショットキ・ゲート電極をエツチングし
て細くするか、或いは、前記ソース領域及びドレイン領
域を形成してから前記ショットキ・ゲート電極を絶縁化
し、前記不純物が活性化されたソース領域及びドレイン
領域の上にソース電極及びドレイン電極を形成している
。
前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはなく、従って
、化合物半導体装置料とする半導体装置を高集積化する
のに有効である。
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはなく、従って
、化合物半導体装置料とする半導体装置を高集積化する
のに有効である。
第１図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。 図に於いて、１は基板、２は二酸化シリコン膜、３はｎ
型層、４はゲート電極、６及び７はｎ＋型領領域８及び
９は電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第３図 第４図 第２図 第５図 第６図
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。 図に於いて、１は基板、２は二酸化シリコン膜、３はｎ
型層、４はゲート電極、６及び７はｎ＋型領領域８及び
９は電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第３図 第４図 第２図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 化合物半導体上にタングステンを含むシリサイドからな
るショットキ・ゲート電極を形成する工程と、 次いで、該ショットキ・ゲート電極をマスクとして不純
物をイオン注入し該ショットキ・ゲート電極の両側にソ
ース領域及びドレイン領域を形成する工程と、 次いで、前記イオン注入された不純物を活性化する為の
高温熱処理を行う工程と、 前記ソース領域及びドレイン領域を形成してから前記シ
ョットキ・ゲート電極をエッチングして細くする工程と
、 前記不純物が活性化されたソース領域及びドレイン領域
の上にソース電極及びドレイン電極を形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
。 （２）化合物半導体上にタングステンを含むシリサイド
からなるショットキ・ゲート電極を形成する工程と、 次いで、該ショットキ・ゲート電極をマスクとして不純
物をイオン注入し該ショットキ・ゲート電極の両側にソ
ース領域及びドレイン領域を形成する工程と、 次いで、前記イオン注入された不純物を活性化する為の
高温熱処理を行う工程と、 前記ソース領域及びドレイン領域を形成してから前記シ
ョットキ・ゲート電極を絶縁化する工程と、 前記不純物が活性化されたソース領域及びドレイン領域
の上にソース電極及びドレイン電極を形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493889A JPH0249436A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6493889A JPH0249436A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55189544A Division JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0249436A true JPH0249436A (ja) | 1990-02-19 |
| JPH0515303B2 JPH0515303B2 (ja) | 1993-03-01 |
Family
ID=13272476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6493889A Granted JPH0249436A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249436A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535581A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Schottky gate type field effect transistor |
| JPS53125777A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Manufacture for field effect transistor |
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPH0219975A (ja) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Ｃａｄシステムにおける操作復元処理方式 |
-
1989
- 1989-03-18 JP JP6493889A patent/JPH0249436A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535581A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Schottky gate type field effect transistor |
| JPS53125777A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Manufacture for field effect transistor |
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPH0219975A (ja) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Ｃａｄシステムにおける操作復元処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515303B2 (ja) | 1993-03-01 |
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