JP4280121B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、MESFETやHEMTなどの化合物半導体を用いたものに用いて好適なものである。また、HEMTは、その低雑音特性により、マイクロ波やミリ波帯での増幅器や、光通信における信号処理回路等に応用が期待される。
【0002】
【従来の技術】
GaAsやInP等の半導体を用いた高電子移動度トランジスタ(HEMT)のゲート電極作製には、そのダメージを避けるために蒸着リフトオフを用いることが多い。例えば、InPを用いたHEMTのゲート電極を作製するには、InAlAsあるいはInPで形成される半導体層上にレジストを用いてゲート電極形成部位を開口し、Ti/Pt/AuやAlなどの電極材料を真空蒸着して、これをリフトオフする。図12に、従来におけるゲート電極の概略構成図を示す。
【0003】
従来においては、ゲート電極をその抵抗を下げるために例えばAu等の低抵抗な金属電極2を形成するが、密着性をよくするためなどにより、Ti/Ptなどの金属層(第1の金属層)1を半導体層100との間に挿入する。これらの金属層は、層状に重なっていることが基本構造である。
【0004】
【特許文献1】
特開平4−299538号公報
【特許文献2】
特開2003−115500号公報
【0005】
【発明が解決しようとする課題】
半導体デバイスの高性能化を進めるためには、ゲート長を短くする必要がある。例えば、電子ビーム露光技術を用いてレジストに100nm以下の開口を形成し、ゲート電極をリフトオフで形成する。ここで、リフトオフするためのレジストは、電子ビーム露光専用のレジストを用いるが、アセトン系のレジスト剥離液を用いたリフトオフでは、リフトオフ性が不十分なことが多い。そのため、N−メチル−2−ピロリドンやその他の専用リムーバを用いる。
【0006】
ところが、これらの溶液を用いてリフトオフを行うと、図13に示すように、しばしば半導体層100が削れる不具合が発生し、この削れた半導体層が金属電極2に析出することがある。この不具合が発生すると、デバイスのソース抵抗がばらついたり、閾値がばらついたりして、特性に深刻な悪影響を及ぼす結果となる。これを回避するために、ゲート電極を形成するよりも前に半導体層の表面を絶縁膜で覆う方法もあるが、ゲート電極を形成時に絶縁膜を除去する工程が必要となり、そのためゲート長を十分に短くできないという問題があった。
【0007】
本発明は上述の問題点にかんがみてなされたもので、ゲート電極、更にはソース電極及びドレイン電極を形成するときに、ゲート長を短くするとともに半導体層の削れを回避して、高性能化を実現し、かつ特性の安定した半導体装置及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0010】
本発明の半導体装置の製造方法は、半導体層上に電極を形成する半導体装置の製造方法であって、前記半導体層上に、当該半導体層に達する開口部を有する第1のレジストパターンを形成する工程と、前記第1のレジストパターン上及び前記開口部における前記半導体層上に、第1の金属層を形成する工程と、前記第1の金属層上に、当該第1の金属層よりも低抵抗な金属からなる金属電極を形成する工程と、前記金属電極上に第2の金属層を形成して、前記第1の金属層及び前記第2の金属層で前記金属電極の周囲の全てが覆われたゲート電極を形成する工程と、前記金属電極の周囲の全てが前記第1の金属層及び前記第2の金属層で覆われた状態で、電解液を含むリムーバを用いて前記第1のレジストパターンを除去する工程と、前記半導体層上において前記ゲート電極の両側の所定領域を開口する第2のレジストパターンを形成する工程と、前記所定領域に、第3の金属層を形成する工程と、前記第3の金属層上に、当該第3の金属層よりも低抵抗な金属からなる第4の金属層を形成する工程と、前記第4の金属層上に第5の金属層を形成して、前記ゲート電極の両側に、前記第3の金属層及び前記第5の金属層で前記第4の金属層の周囲の全てが覆われたソース電極及びドレイン電極を形成する工程と、前記第4の金属層の周囲の全てが前記第3の金属層及び前記第5の金属層で覆われた状態で、電解液を含むリムーバを用いて前記第2のレジストパターンを除去する工程とを含み、前記第1の金属層及び第2の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さく、前記第3の金属層及び第5の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記第4の金属層との標準電極電位の電位差よりも小さい。
【0011】
【発明の実施の形態】
−本発明の骨子−
本発明者は、ゲート長を短くして高性能化を実現するとともに、半導体層の削れを回避して特性の安定した半導体装置及びその製造方法を提供すべく、以下に示す発明の骨子に想到した。
【0012】
まず、本発明者は、半導体層が削れてしまう原因として、半導体層のAl等とゲート電極を構成するAu等の低抵抗な金属とのイオン化傾向に大きな違いがあるということに着目した。そして、このイオン化傾向の違いによって、半導体層とゲート電極との間に化学的な反応が起こり、半導体層の削れという現象が発生するのではないかと思料した。
【0013】
具体的には、ゲート電極を形成するためのリフトオフ時に用いるリムーバ中に含まれている電解液が半導体層とゲート電極との間に介在し、半導体層とゲート電極との間に一種の電気分解の作用を発生させるのではないかと考えた。また、半導体層とゲート電極とのイオン化傾向の違いは、いわゆる標準電極電位の電位差として捉えることができる。すなわち、標準電極電位は、水素を基準(0V)として、イオン化傾向の大きい金属ほど標準電極電位が小さな値(マイナス)として表され、イオン化傾向の小さい金属ほど標準電極電位が大きな値(プラス)として表される。
【0014】
図13で説明した従来例のゲート電極における半導体層100の削れ及び金属電極2への析出は、半導体層100に含まれる金属と金属電極2を構成する金属との間に標準電極電位の大きな電位差がある状況下において、この半導体層100と金属電極2との間にリフトオフに用いるリムーバ中の電解液が介在し、一種の電気分解の作用が生じて、一方の半導体層100側では金属の溶解による削れが発生し、他方の金属電極2側では金属の析出による金属の付着が発生するものと考えられる。
【0015】
そこで、本発明者は、リフトオフを行うために用いるリムーバ中に電解液が入っていたときでも、半導体層100の削れを発生させないために、ゲート電極の主要部を構成する低抵抗な金属電極2の周囲を、当該金属電極2と半導体層100との標準電極電位の電位差よりも、半導体層100との標準電極電位の電位差が小さい金属層で覆うようにすることを案出した。
【0016】
図1は、本発明における半導体装置を説明するための原理図である。
具体的な態様としては、図1(a)に示すものと図1(b)に示すものの2つの態様を案出した。
図1(a)に示す半導体装置は、低抵抗な金属電極2の周囲を、当該金属電極2と半導体層100との標準電極電位の電位差よりも、半導体層100との標準電極電位の電位差が小さい第1の金属層1で覆うようにしたものである。さらに、第1の金属層1は、製造プロセスの温度において半導体層100に対して難反応性である高融点金属を適用する。
【0017】
また、図1(b)に示す半導体装置は、金属電極2の少なくとも上面を第1の金属層1に替わって第2の金属層3で覆うようにしたものである。このように構成することで、第1の金属層1は、半導体層100に対して難反応性である金属で形成し、この第2の金属層3は、この上層に形成される層との相性がよい金属で形成することもできる。
【0018】
特許文献1には、ゲート電極の主要部を占める銀層の周囲をチタン層で覆う半導体装置が開示されているが、本発明の第1の金属層1にチタンを適用した場合には、製造プロセスにおける熱温度レベルにおいて、チタンが半導体層100と反応を起こしてしまうことが懸念される。チタンが半導体層100と反応すると、半導体層表面の反応部が金属層となってショットキー接合における接合界面が所望する位置から下がってしまう結果、所望する閾値電圧とのずれを生じ、素子特性の安定した半導体装置を提供することが困難になってしまうことになる。
【0019】
本発明においては、ゲート電極の主要部を構成する低抵抗な金属電極2と半導体層100との間に形成される第1の金属層1として、製造プロセスの温度条件下で半導体層100に対して難反応性の高融点金属を用いるようにしたので、前述した問題を回避することができる。ここで、400℃以下の比較的低温での製造プロセス条件において、半導体層100に対して難反応性の第1の金属層としてTa、Moを用いることがあげられる。例えばTi、Pt、Ni、Pd、Auは、このプロセス温度で半導体層100と容易に反応する。さらに800℃程度の瞬間的アニールなど高温プロセスの場合、WSi、WSiN、TiW、TiWN、TiN、WN、TiSi、TiSiNなどが難反応性の高融点金属の例としてあげられる。この温度では、単体金属のほとんどが半導体層100と反応する。ただし半導体層100にInを含む場合は、単体金属でもMo、Taは難反応性を持つ。
【0020】
さらに、特許文献1においては、ゲート電極の主要部を占める銀層が柔らかく表面に傷がつきやすいために、その周囲を硬いチタン層で覆って傷が付きにくくすることを目的としているのに対して、本発明では、ゲート電極の主要部を構成する低抵抗な金属電極の周囲を覆う第1及び第2の金属層は、必ずしも硬い金属である必要はなく、半導体層との標準電極電位の電位差が半導体層と金属電極との標準電極電位の電位差よりも小さいものであれば適用可能であり、ゲート電極を形成するためのリフトオフにおいて半導体層の溶解による削れを回避することを目的としている。
【0021】
そもそも、両者の目的の違いから、特許文献1には、ゲート電極の主要部を構成する低抵抗な金属電極の周囲を、半導体層に対して当該金属電極よりも標準電極電位の電位差が小さい金属層で覆うという、半導体層とのイオン化傾向の違いに着目した技術的思想が何ら開示されておらず、ましてやその示唆すら記載されていない。また、前述したように、本発明における第1の金属層は、製造プロセスの温度において、半導体層に対して難反応性である高融点金属であり、特許文献1に記載のチタン層を適用した場合には、製造プロセスの温度において、チタンが半導体層と反応を起こしてしまうことが懸念され、素子特性の安定した半導体装置を提供することが困難になってしまうことになる。以上より、本発明と特許文献1に記載されている発明とではその構成が相違しており、また、そもそもの目的の違いから、その相違点を予測することは例え当業者であっても不可能であると思われる。
【0022】
−本発明の骨子を適用した具体的な実施形態−
次に、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。本実施形態では、半導体装置として高電子移動度トランジスタ(HEMT)を適用した例で説明を行う。
【0023】
(第1の実施形態)
図2は、本発明の第1の実施形態における半導体装置の概略断面図である。
本実施形態における半導体装置は、リセス構造(凹部)を有する基体10と、基体10上に形成されたマッシュルーム型のゲート電極20と、ゲート電極20の両側の基体10上に形成されたソース電極30及びドレイン電極40とを含み構成されている。
【0024】
基体10は、InPからなる半導体基板110と、半導体基板110上に形成されたi−InAlAsからなるバッファー層120と、バッファー層120上に形成されたi−InGaAsからなるチャネル層130と、チャネル層130上に形成されたn−InAlAsからなる供給層140と、供給層140上にn−InGaAsからなるキャップ層150とを備え、このキャップ層150の一部をエッチングにより除去してリセス構造が形成されている。
【0025】
ゲート電極20は、その下層部を構成するTiWからなる第1の金属層210と、第1の金属層210上に形成され、Au等の低抵抗な金属からなる金属電極220と、金属電極220の上面及び側面を覆うように形成されたTiWからなる第2の金属層230とを有して構成されている。本実施形態においては、ゲート電極20は、その主要部分を占める金属電極220の周囲を1種類の金属層で覆うようにしたものである。すなわち、第1の金属層210と第2の金属層230とは、同一の金属材料(TiW)で構成されている。
【0026】
キャップ層150上には、下層からTi/Pt/Auの金属層から構成されるソース電極30及びドレイン電極40が形成されており、それらの上層は、不図示の絶縁膜で覆われている。
【0027】
次に、本実施形態における半導体装置の製造方法を説明する。
図3,図4は、図2に示した半導体装置の製造方法を工程順に示す概略断面図である。
【0028】
まず、図3(a)に示すように、MOCVD法により、半絶縁性のInPからなる半導体基板110上にi−InAlAsからなる膜厚300nm程度のバッファー層120と、バッファー層120上にi−InGaAsからなる膜厚25nm程度のチャネル層130と、チャネル層130上にn−InAlAsからなる不純物密度3×1018cm-3程度で膜厚25nm程度の供給層140と、供給層140上にn−InGaAsからなる不純物密度3×1018cm-3程度で膜厚50nm程度のキャップ層150とを形成する。そして、フォトリソグラフィーにより、素子分離領域を開口するレジストパターン81を形成し、リン酸と過酸化水素と水の混合液を用いたウエットエッチングにより、素子分離領域にあるキャップ層150からバッファー層120までを除去する。その後、O2プラズマを用いた灰化処理等によりレジストパターン81を除去する。
【0029】
続いて、フォトリソグラフィ−により、ソース電極及びドレイン電極を開口する不図示のレジストパターンを形成し、図3(b)に示すように、キャップ層150上に膜厚10nm程度のTi膜、膜厚30nm程度のPt膜、膜厚300nm程度のAu膜を真空蒸着法により順に蒸着して、リフトオフにより、ソース電極30及びドレイン電極40を形成する。さらに、ソース電極30及びドレイン電極40を覆うように不図示の絶縁層を形成する。その後、O2プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去する。
【0030】
続いて、図3(c)に示すように、フォトリソグラフィーにより、ゲート電極形成領域を開口するレジストパターン82を形成し、クエン酸と過酸化水素の混合液を用いたウエットエッチングにより、ゲート電極形成領域のキャップ層150を除去する。
【0031】
続いて、図3(d)に示すように、O2プラズマを用いた灰化処理等によりレジストパターン82を除去する。このとき、ソース電極30及びドレイン電極40上には、不図示の絶縁層が形成されている。
【0032】
続いて、図4(a)に示すように、多層のレジストパターン83,84,85を形成し、各レジストパターンに対してエッチングを行って、上層のレジストパターン85に第1の開口部と、中層のレジストパターン84に第1の開口部よりもさらに内側に開口した第2の開口部と、下層のレジストパターン83にゲート電極用の第3の開口部を形成し、さらに、所定の熱処理を行って第3の開口部を上方に向かうほど広がるテーパ状の開口部とする(詳細については、特許文献2参照)。その後、スパッタ法により、膜厚5nm程度でTiW層210(第1の金属層)を形成し、さらに、真空蒸着法により、膜厚300nm程度でAu層220(金属電極)を蒸着する。このとき、Au層220の方がTiW層210よりも垂直性良く形成できるため、図4(a)に示すように、TiW層210の内側にAu層220が形成される。
【0033】
続いて、図4(b)に示すように、スパッタ法により、Au層220を覆うように膜厚5nm程度でTiW層230(第2の金属層)を形成する。これにより、Au層220の全ての表面がTiW層で覆われる。
【0034】
続いて、図4(c)に示すように、N−メチル−2−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン83,84,85を除去してゲート電極20を形成し、本実施形態の半導体装置を完成させる。また、ここで、ソース電極30及びドレイン電極40は、不図示の絶縁膜で覆われているため、リフトオフを行っても各電極部の半導体層の削れは発生しない。
【0035】
本実施形態では、ゲート電極20の形成される半導体層は、InAlAsからなる供給層140であるが、これがInP層からなるものでもよい。また、本実施形態では、Au層220を覆う金属としてTiWを用いた例を示したが、WSi,WSiN,TiWN,TiNであってもよい。さらに、金属電極としてのAu層220の替わりにAg層,Cu層,Al層等の低抵抗な金属を用いて構成してもよい。
【0036】
本実施形態によれば、ゲート電極20の主要部を構成するAu層220の周囲を、Au層220と半導体層100との標準電極電位の電位差よりも、半導体層100との標準電極電位の電位差が小さいTiW層で覆うようにしたので、ゲート電極20を形成するためのリフトオフを行うときに用いるリムーバ中に電解液が含まれていても、半導体層100の削れを回避することができる。また、第1の金属層1を、製造プロセスの温度において半導体層100に対して難反応性である高融点金属とすることにより、製造プロセスを通じて半導体層100との反応を防止することができ、素子特性の安定した半導体装置を提供することができる。
【0037】
(第2の実施形態)
図5は、本発明の第2の実施形態における半導体装置の概略断面図である。
第1の実施形態における半導体装置では、第1の金属層210と第2の金属層230とを同一の金属(TiW)からなるもので構成したが、本実施形態における半導体装置は、第1の金属層210と第2の金属層231とを別の金属からなるもので構成したものである。なお、図2で示した第1の実施形態における半導体装置と同一の構成については同一の符号を付してあり、ここでの説明は省略する。
【0038】
次に、本実施形態における半導体装置の製造方法を説明する。
図6は、図5に示した半導体装置の製造方法を工程順に示す概略断面図である。
【0039】
本実施形態では、まず図3(a)〜図4(a)の各工程を経る。
続いて、図6(a)に示すように、スパッタ法により、Au層220を覆うように膜厚10nm程度でWSi層231(第2の金属層)を形成する。
【0040】
続いて、図6(b)に示すように、N−メチル−2−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン83,84,85を除去してゲート電極21を形成し、本実施形態の半導体装置を完成させる。また、ここで、ソース電極30及びドレイン電極40は、不図示の絶縁膜で覆われているため、リフトオフを行っても各電極部の半導体層の削れは発生しない。
【0041】
本実施形態によれば、ゲート電極21の主要部を構成するAu層220の周囲を、Au層220と半導体層100との標準電極電位の電位差よりも、半導体層100との標準電極電位の電位差が小さいTiW層210及びWSi層231で覆うようにしたので、ゲート電極21を形成するためのリフトオフを行うときに用いるリムーバ中に電解液が含まれていても、半導体層100の削れを回避することができる。また、第1の金属層1を、製造プロセスの温度において半導体層100に対して難反応性である高融点金属とすることにより、製造プロセスを通じて半導体層100との反応を防止することができ、素子特性の安定した半導体装置を提供することができる。さらに、Au層220の少なくとも上面をTiW層210に替わって別の金属層(WSi層231)で覆うことができるようにしたので、この上層に形成される層との相性がよい金属を適用することができる。
【0042】
(第3の実施形態)
図7は、本発明の第3の実施形態における半導体装置の概略断面図である。
本実施形態における半導体装置は、本発明の金属電極構造をソース電極31及びドレイン電極41にも適用したものである。さらに、ソース電極31及びドレイン電極41は、ゲート電極をマスクとして自己整合的に形成するため、ゲート電極22には、ソース電極31及びドレイン電極41を構成する金属層を有して形成されている。また、第1及び第2の実施形態におけるキャップ層150は、形成しない。なお、図2で示した第1の実施形態における半導体装置と同一の構成については同一の符号を付している。
【0043】
本実施形態における半導体装置は、基体11と、基体11上に形成されたマッシュルーム型のゲート電極22と、ゲート電極22の両側の基体11上に形成されたソース電極31及びドレイン電極41とを含み構成されている。
【0044】
基体11は、InPからなる半導体基板110と、半導体基板110上に形成されたi−InAlAsからなるバッファー層120と、バッファー層120上に形成されたi−InGaAsからなるチャネル層130と、チャネル層130上に形成されたn−InAlAsからなる供給層140とを有して形成されている。
【0045】
ゲート電極22は、その下層部を構成するTiWからなる第1の金属層210と、第1の金属層210上に形成され、Au等の低抵抗な金属からなる金属電極220と、金属電極220の上面及び側面を覆うように形成されたTiWからなる第2の金属層230と、第2の金属層230上に形成されたAuGeからなる第3の金属層240と、第3の金属層240上に形成されたAuからなる第4の金属層250と、第4の金属層250を覆うように形成されたWSiからなる第5の金属層260とを有して構成されている。
【0046】
ソース電極31及びドレイン電極41は、ゲート電極22をマスクとして形成され、供給層140上に形成されたAuGeからなる第3の金属層240と、第3の金属層240上に形成されたAuからなる第4の金属層250と、第3の金属層240と第4の金属層250の両方を覆うように形成されたWSiからなる第5の金属層260とを有して構成されている。
【0047】
次に、本実施形態における半導体装置の製造方法を説明する。
図8,図9は、図7に示した半導体装置の製造方法を工程順に示す概略断面図である。
【0048】
まず、図8(a)に示すように、MOCVD法により、半絶縁性のInPからなる半導体基板110上にi−InAlAsからなる膜厚300nm程度のバッファー層120と、バッファー層120上にi−InGaAsからなる膜厚25nm程度のチャネル層130と、チャネル層130上にn−InAlAsからなる不純物密度3×1018cm-3程度で膜厚25nm程度の供給層140とを形成する。そして、フォトリソグラフィ−により、素子分離領域を開口するレジストパターン86を形成し、リン酸と過酸化水素と水の混合液を用いたウエットエッチングにより、素子分離領域にある供給層140からバッファー層120までを除去する。その後、O2プラズマを用いた灰化処理等によりレジストパターン86を除去する。
【0049】
続いて、図8(b)に示すように、多層のレジストパターン87,88,89を形成し、各レジストパターンに対してエッチングを行って、上層のレジストパターン89に第1の開口部と、中層のレジストパターン88に第1の開口部よりもさらに内側に開口した第2の開口部と、下層のレジストパターン87にゲート電極用の第3の開口部を形成し、さらに、所定の熱処理を行って第3の開口部を上方に向かうほど広がるテーパ状の開口部とする(詳細については、特許文献2参照)。その後、スパッタ法により、膜厚5nm程度でTiW層210(第1の金属層)を形成し、その後、真空蒸着法により、膜厚300nm程度でAu層220(金属電極)を蒸着する。このとき、Au層220の方がTiW層210よりも垂直性良く形成できるため、図8(b)に示すように、TiW層210の内側にAu層220が形成される。さらに、スパッタ法により、Au層220を覆うように膜厚5nm程度でTiW層230(第2の金属層)を形成する。これにより、Au層220の全ての表面がTiW層で覆われる。
【0050】
続いて、図8(c)に示すように、N−メチル−2−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン87,88,89を除去する。
【0051】
続いて、図9(a)に示すように、アンダーカットが入った多層のレジストパターン90,91を形成し、全面に蒸着法により、膜厚20nm程度でAuGe層240(第3の金属層)を形成し、その後、真空蒸着法により、膜厚150nm程度でAu層250(第4の金属層)を蒸着し、さらに、スパッタ法により、Au層250を覆うように膜厚10nm程度でWSi層260(第5の金属層)を形成する。これにより、供給層140上には、ゲート電極22及びレジストパターン91に整合したソース電極31及びドレイン電極41が形成される。
【0052】
続いて、図9(b)に示すように、N−メチル−2−ピロリドン等の専用リムーバを用いてリフトオフを行い、レジストパターン90,91を除去して本実施形態の半導体装置を完成させる。
【0053】
(第4の実施形態)
図10は、本発明の第4の実施形態における半導体装置の概略断面図である。
本実施形態における半導体装置は、バイポーラ型の半導体装置であり、InPからなる半導体基板110と、半導体基板110上に形成されたi−InAlAsからなるバッファー層120と、バッファー層120上に形成されたn−InGaAsからなるコレクタコンタクト層610と、コレクタコンタクト層610上の所定領域に形成され、下層からTi/Pt/Auの金属層から構成されるコレクタ電極60と、コレクタ電極60を形成しないコレクタコンタクト層610上に形成されたn−InGaAsからなるコレクタ層620と、コレクタ層620上に形成されたp−InGaAsからなるベース層540と、ベース層540上の所定領域に形成され、Auからなる金属電極520及び金属電極520の周囲を覆うTiWからなる第1の金属層510から構成されるベース電極50と、ベース電極50を形成しないベース層540上に形成されたn−InPからなるエミッタ層710と、エミッタ層710上に形成されたn−InGaAsからなるエミッタコンタクト層720と、エミッタコンタクト層720上に形成されたTiWからなるエミッタ電極70とを有して構成されている。
【0054】
次に、本実施形態における半導体装置の製造方法を説明する。
図11は、図10に示した半導体装置の製造方法を工程順に示す概略断面図である。
【0055】
まず、図11(a)に示すように、MOCVD法により、半絶縁性のInPからなる半導体基板110上にi−InAlAsからなる膜厚300nm程度のバッファー層120と、バッファー層120上にn−InGaAsからなる不純物密度2×1019cm-3程度で膜厚250nm程度のコレクタコンタクト層610と、コレクタコンタクト層610上にn−InGaAsからなる不純物密度3×1017cm-3程度で膜厚300nm程度のコレクタ層620と、コレクタ層620上にp−InGaAsからなる不純物密度4×1019cm-3程度で膜厚50nm程度のベース層540と、ベース層540上に形成されたn−InPからなるエミッタ層710と、エミッタ層710上に形成されたn−InPからなる不純物密度5×1017cm-3程度で膜厚20nm程度のエミッタ層710と、エミッタ層710上にn−InGaAsからなる不純物密度2×1019cm-3程度で膜厚50nm程度のエミッタコンタクト層720とを形成し、さらに、スパッタ法により、エミッタコンタクト層720上に膜厚200nm程度のTiW層を形成する。続いて、フォトリソグラフィーにより、エミッタ領域を残すように不図示のレジストパターンを形成して、SF6系のドライエッチングにより、TiWをエッチングしてエミッタ電極70を形成し、このエミッタ電極70をマスクとして、リン酸、過酸化水素、水の混合液を用いたウエットエッチングにより、エミッタコンタクト層720をエミッタ層710に対して選択的に除去する。その後、リン酸、塩酸の混合液を用いて、エミッタ層710をベース層540に対して選択的に除去し、エミッタを形成する。さらに、O2プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去する。
【0056】
続いて、図8(b)に示したようなアンダーカットの入った不図示の多層のレジストパターンを用いて、図11(b)に示すように、スパッタ法により、膜厚5nm程度でTiW層510(第1の金属層)を形成し、その後、真空蒸着法により、膜厚300nm程度でAu層520(金属電極)を蒸着し、さらに、スパッタ法により、Au層520を覆うように膜厚5nm程度でTiW層530(第2の金属層)を形成する。これにより、Au層520の全ての表面がTiW層で覆われたベース電極50が形成される。このベース電極50は、ベース層50に対してノンアロイでオーミックとなる。その後、O2プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去する。
【0057】
続いて、図11(c)に示すように、フォトリソグラフィーにより、ベース電極50とエミッタ電極70との間を覆うレジストパターン92を形成して、このレジストパターン92及びベース電極50をマスクとして、リン酸、過酸化水素、水の混合液を用いたウエットエッチングにより、ベース層540及びコレクタ層620を除去する。その後、O2プラズマを用いた灰化処理等によりレジストパターン92を除去する。
【0058】
続いて、アンダーカットの入った不図示の多層のレジストパターンを用いて、図11(d)に示すように、真空蒸着法により、コレクタコンタクト層610上に下層から膜厚10nm程度のTi層、膜厚30nm程度のPt層、膜厚250nm程度のAuの金属層を蒸着し、リフトオフにより、当該不図示のレジストパターンを除去して、コレクタ電極60を形成する。その後、フォトリソグラフィーにより、素子分離領域を開口する不図示のレジストパターンを形成し、リン酸、過酸化水素、水の混合液を用いたウエットエッチングにより、素子分離領域にあるコレクタコンタクト層610及びバッファー層120を除去する。その後、O2プラズマを用いた灰化処理等により当該不図示のレジストパターンを除去して本実施形態の半導体装置を完成させる。
【0059】
以下、本発明の諸態様を付記としてまとめて記載する。
【0060】
(付記1) 半導体層上に金属電極が形成された半導体装置であって、
少なくとも前記金属電極を外部から閉ざすように覆う金属層を有し、
前記金属層は、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属層を含み、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さいことを特徴とする半導体装置。
【0061】
(付記2) 前記金属層は、
前記高融点金属層が前記半導体層と前記金属電極との間に形成されるとともに、前記高融点金属層とは異なる他の金属層が前記金属電極の少なくとも上面に形成されてなることを特徴とする付記1に記載の半導体装置。
【0062】
(付記3) 前記金属電極は、前記金属層よりも低抵抗な金属で形成されていることを特徴とする付記1又は2に記載の半導体装置。
【0063】
(付記4) 前記金属電極がゲート電極として機能することを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
【0064】
(付記5) 前記半導体層と前記高融点金属層との接合がオーミック接合であることを特徴とする付記1〜4のいずれか1項に記載の半導体装置。
【0065】
(付記6) 前記高融点金属層は、TiW、Mo、Ta、MoN、TaN、TiWN、TiN、WN、WSi、TiSi、WSiN、TiSiNのうち、少なくともいずれか1種を主成分とする材料からなることを特徴とする付記1〜5のいずれか1項に記載の半導体装置。
【0066】
(付記7) 前記金属電極は、Au、Ag、Cu、Alのうち、少なくともいずれか1種を主成分とする材料からなることを特徴とする付記1〜6のいずれか1項に記載の半導体装置。
【0067】
(付記8) 前記金属層上を絶縁膜で覆うことを特徴とする付記1〜7のいずれか1項に記載の半導体装置。
【0068】
(付記9) 半導体層上に金属電極を形成する半導体装置の製造方法であって、
前記半導体層上に、製造プロセスの温度において当該半導体層に対して難反応性の高融点金属からなる第1の金属層を形成する工程と、
前記第1の金属層上に、当該第1の金属層よりも低抵抗な金属からなる前記金属電極を形成する工程と、
前記金属電極を外部から閉ざすように当該金属電極の少なくとも上面に第2の金属層を形成する工程と
を含み、
前記第1の金属層及び第2の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さいことを特徴とする半導体装置の製造方法。
【0069】
(付記10) 前記第1の金属層と前記第2の金属層とを同一の金属で形成することを特徴とする付記9に記載の半導体装置の製造方法。
【0070】
(付記11) 前記金属電極がゲート電極として機能することを特徴とする付記9又は10に記載の半導体装置の製造方法。
【0071】
(付記12) 前記半導体層と前記第1の金属層との接合がオーミック接合であることを特徴とする付記9〜11のいずれか1項に記載の半導体装置の製造方法。
【0072】
(付記13) 前記高融点金属は、TiW、Mo、Ta、MoN、TaN、TiWN、TiN、WN、WSi、TiSi、WSiN、TiSiNのうち、少なくともいずれか1種を主成分とする材料からなることを特徴とする付記9〜12のいずれか1項に記載の半導体装置の製造方法。
【0073】
(付記14) 前記金属電極は、Au、Ag、Cu、Alのうち、少なくともいずれか1種を主成分とする材料からなることを特徴とする付記9〜13のいずれか1項に記載の半導体装置の製造方法。
【0074】
(付記15) 前記第1の金属層及び前記第2の金属層を覆うように絶縁膜を形成することを特徴とする付記9〜14のいずれか1項に記載の半導体装置の製造方法。
【0075】
【発明の効果】
本発明によれば、ゲート電極、更にはソース電極及びドレイン電極を形成するときに、ゲート長を短くするとともに半導体層の削れを回避して、高性能化を実現し、かつ特性の安定した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明における半導体装置を説明するための原理図である。
【図2】本発明の第1の実施形態における半導体装置の概略断面図である。
【図3】図2に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図4】図3に引き続き、図2に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図5】本発明の第2の実施形態における半導体装置の概略断面図である。
【図6】図5に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図7】本発明の第3の実施形態における半導体装置の概略断面図である。
【図8】図7に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図9】図8に引き続き、図7に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図10】本発明の第4の実施形態における半導体装置の概略断面図である。
【図11】図10に示した半導体装置の製造方法を工程順に示す概略断面図である。
【図12】従来におけるゲート電極の概略構成図である。
【図13】従来におけるゲート電極の概略構成図である。
【符号の説明】
1 第1の金属層
2 金属電極
3 第2の金属層
100 半導体層
Claims (2)
- 半導体層上に電極を形成する半導体装置の製造方法であって、
前記半導体層上に、当該半導体層に達する開口部を有する第1のレジストパターンを形成する工程と、
前記第1のレジストパターン上及び前記開口部における前記半導体層上に、第1の金属層を形成する工程と、
前記第1の金属層上に、当該第1の金属層よりも低抵抗な金属からなる金属電極を形成する工程と、
前記金属電極上に第2の金属層を形成して、前記第1の金属層及び前記第2の金属層で前記金属電極の周囲の全てが覆われたゲート電極を形成する工程と、
前記金属電極の周囲の全てが前記第1の金属層及び前記第2の金属層で覆われた状態で、電解液を含むリムーバを用いて前記第1のレジストパターンを除去する工程と、
前記半導体層上において前記ゲート電極の両側の所定領域を開口する第2のレジストパターンを形成する工程と、
前記所定領域に、第3の金属層を形成する工程と、
前記第3の金属層上に、当該第3の金属層よりも低抵抗な金属からなる第4の金属層を形成する工程と、
前記第4の金属層上に第5の金属層を形成して、前記ゲート電極の両側に、前記第3の金属層及び前記第5の金属層で前記第4の金属層の周囲の全てが覆われたソース電極及びドレイン電極を形成する工程と、
前記第4の金属層の周囲の全てが前記第3の金属層及び前記第5の金属層で覆われた状態で、電解液を含むリムーバを用いて前記第2のレジストパターンを除去する工程と
を含み、
前記第1の金属層及び第2の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記金属電極との標準電極電位の電位差よりも小さく、
前記第3の金属層及び第5の金属層は、前記半導体層との標準電極電位の電位差が前記半導体層と前記第4の金属層との標準電極電位の電位差よりも小さいことを特徴とする半導体装置の製造方法。 - 前記第1の金属層と前記第2の金属層とを同一の金属で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003192048A JP4280121B2 (ja) | 2003-07-04 | 2003-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
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JP2005026556A JP2005026556A (ja) | 2005-01-27 |
JP4280121B2 true JP4280121B2 (ja) | 2009-06-17 |
Family
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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JP (1) | JP4280121B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101736914B1 (ko) | 2010-12-06 | 2017-05-19 | 한국전자통신연구원 | 고주파 소자 구조물의 제조방법 |
-
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