JPH07235644A

JPH07235644A - 半導体装置の製造方法

Info

Publication number: JPH07235644A
Application number: JP33575494A
Authority: JP
Inventors: Takukatsu Yoshida; 卓克吉田; Hiroaki Tsutsui; 宏彰筒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-27
Filing date: 1994-12-21
Publication date: 1995-09-05
Anticipated expiration: 2012-04-30
Also published as: JP2605647B2

Abstract

(57)【要約】【目的】高周波特性に優れ、かつバラツキの小さい化
合物半導体マイクロ波モノリシック集積回路(MMIC)を安
定して製造できる方法を提供すること。【構成】例えば図１に示すように、Ｔ字型ゲ−ト電極
６の庇下に、湿式エッチングにおいて第１の絶縁膜４及
び平坦化絶縁膜９より高いエッチングレ−トを有する第
２の絶縁膜１４を形成する。これによりオ−ミック電極
８にサイドエッチングが達する前に余裕をもってゲ−ト
電極６庇下の絶縁膜を除去することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に化合物半導体集積回路の製造方法に関す
る。

【０００２】

【従来の技術】化合物半導体ＦＥＴは、シリコンに比べ
電子移動度が大きい等の理由でマイクロ波帯で広く用い
られている。なかでも化合物半導体マイクロ波モノリシ
ック集積回路(ＭＭＩＣ)は、抵抗体、容量、インダクタ
ンス等の受動素子をＦＥＴと同時に同一基板上に作製で
き、単体ＦＥＴのみでは実現できない高度な機能を低価
格で実現でき、近年特にその重要性が高まっている。

【０００３】以下、化合物半導体ＭＭＩＣの従来の製造
方法の一例を図12及び図13に基づいて説明する。図12
は、従来の化合物半導体ＭＭＩＣの製造方法を説明する
ための図であって、その主要工程Ａ〜Ｄからなる工程順
断面図であり、図13は、図12に続く工程Ｅ〜Ｆからなる
工程順断面図である。

【０００４】従来の化合物半導体ＭＭＩＣは、まず図12
工程Ａに示すように、表面にエピタキシャル成長法又は
イオン注入法で動作層２を形成した半導体GaAs基板１
に、ＦＥＴ作製部を残して酸素、ボロン等をイオン注入
して注入絶縁層３を形成し、続いて基板全面に二酸化珪
素(SiO₂)よりなる第１の絶縁膜４をＣＶＤ法等で形成
し、その上にゲ−ト電極パタ−ンに対応した開口を有す
るホトレジスト５を通常のホトレジスト工程で形成す
る。

【０００５】次に、図12工程Ｂに示すように、ホトレジ
スト５をマスクとして第１の絶縁膜４にゲ−ト電極パタ
−ンに対応した開口を形成した後、ホトレジスト５を除
去し、続いてスパッタ法、メッキ法等によって金属膜を
形成し加工することによって、断面がＴ字型のゲ−ト電
極６及びキャパシタ下部電極７を同時に形成する。ここ
でゲ−ト電極６の断面をＴ字型にしているのは、ゲ−ト
長の微細化に対してゲ−ト抵抗の増大を防ぐためであ
る。

【０００６】次に、図12工程Ｃに示すように、ＦＥＴの
ソ−ス・ドレイン部の第１の絶縁膜４に開口を形成し、
この開口内にオ−ミック電極８を形成した後、全面にSi
O₂よりなる表面平坦化絶縁膜９をエッチバック法等で形
成し、その後、キャパシタ開口パタ−ンを有するホトレ
ジスト10を形成し、ＲＩＥ法によって平坦化絶縁膜９に
開口を形成する。続いて、図12工程Ｄに示すように、キ
ャパシタ用誘電体膜11を形成し、平坦化絶縁膜９にコン
タクトホ−ルを開口し、上層配線12を形成することによ
りＭＭＩＣを作製する。

【０００７】次に、図13工程Ｅに示すように、ＦＥＴの
ゲ−ト電極６の上部にあたる位置に開口を有するホトレ
ジスト13を平坦化絶縁膜９上に形成し、このホトレジス
ト13をマスクとして平坦化絶縁膜９及び第１の絶縁膜４
の一部を、CF₄ガスを用いた異方性のあるＲＩＥ法でド
ライエッチングする。続いて、同じくホトレジスト13を
マスクとしてバッファ−ド弗酸等を用いた湿式エッチン
グ法により、ゲ−ト電極６の周辺の第１の絶縁膜４をゲ
−ト電極６の基部が完全に露出するまでエッチングする
(図13工程Ｅ参照)。その後、ホトレジスト13を除去する
ことにより、図13工程Ｆに示すＭＭＩＣが得られる。

【０００８】ここで、ＦＥＴ周辺部の平坦化絶縁膜９及
び第１の絶縁膜４を除去する理由について説明する。図
12工程Ｄに示す構造のＭＭＩＣを構成するＦＥＴは、Ｔ
字型ゲ−ト電極６の庇下部が第１の絶縁膜４で充たされ
ている。たとえ第１の絶縁膜４をゲ−ト電極６の形成後
に除去しても、その後の平坦化絶縁膜９を形成する際に
必然的にこの絶縁膜９で充たされるものである。そし
て、ＭＭＩＣ作製プロセスでこの絶縁膜平坦化技術を用
いないと、キャパシタ下部電極７やゲ−ト電極６の上部
の層間絶縁膜表面に段差が生じ、これが配線の段切れや
上層配線間の金属残りによるリ−ク等の原因となり、歩
留まりが著しく低下する。

【０００９】また、Ｔ字型ゲ−ト電極６の庇下部が絶縁
膜で充たされている場合には、この絶縁膜の誘電率に起
因する分だけＦＥＴのゲ−ト・ドレイン間容量(Cgd)が
増大する。一方、ＦＥＴの高周波利得は、最大有能利得
(MAG)で表され、この最大有能利得(MAG)は、次の式(1)
で示すことができるから、Cgdの増加分だけ高周波利得
が低減するという問題があった。

【００１０】［式(1)中 f_T：電流遮断周波数ｇ：ドレイン・コンダ
クタンス Rg：ゲ−ト抵抗 Ri：真性抵抗 Rs：ソ−ス抵抗 Ls：ソ−ス・インダクダンス］

【００１１】従って、特性向上のためには、ＦＥＴのゲ
−ト電極６の周辺の平坦化絶縁膜９及び絶縁膜４をエッ
チング除去する必要があった。そのため、上記した従来
の製造方法においても、図13工程Ｅ、同工程Ｆに示した
ように、ゲ−ト電極６周辺部の平坦化絶縁膜９及び絶縁
膜４をエッチング除去しているが、この方法としては、
前記したように、途中までドライエッチングを用い(図1
3工程Ｅ参照)、続いて湿式エッチングで除去する方法
(図13工程Ｆ参照)を採用している。

【００１２】その理由は、最後までドライエッチング法
でゲ−ト電極６周辺部の平坦化絶縁膜９及び絶縁膜４を
除去すると、ゲ−ト電極６周辺部の動作層２がドライエ
ッチングによる損傷を受け、キャリアの減少や表面準位
の増加等が生じ、ＦＥＴ性能が劣化してしまうためであ
る。また、最初から湿式エッチングだけを用いると、こ
の湿式エッチングは等方性エッチングであるため、開口
が広がってしまうためである。

【００１３】以上に理由から、上記従来法におけるドラ
イエッチング法による開口は、一定の厚さの絶縁膜が残
っている時点までしか用いることができない。そして、
途中までこの異方性のあるドライエッチングを用い、最
後に湿式エッチングを用いている(前記図13工程Ｅ及び
同工程Ｆ参照)。

【００１４】

【発明が解決しようとする課題】このように従来の半導
体装置の製造方法では、ゲ−ト電極周辺部の平坦化絶縁
膜９及び絶縁膜４のエッチング除去においては、少なく
とも最後の一定の厚さの絶縁膜除去に湿式エッチングが
不可欠である。

【００１５】しかしながら、湿式エッチングは、等方性
エッチングであるので、しかもＦＥＴの微細化及び小型
化に伴ってゲ−ト電極６とソ−ス・ドレイン電極との間
隔も微小になっている場合には、異方性ドライエッチン
グ法と併用しても、湿式エッチング時のサイドエッチン
グによって、絶縁膜除去領域がソ−ス・ドレイン電極で
あるオ−ミック電極８や上層配線12に達してしまうとい
う問題点があった。

【００１６】例えば、第１の絶縁膜４の膜厚：500ｎ
ｍ、第１の絶縁膜４の開口幅：0.5μｍ、ゲ−ト電極６
の庇幅：1.5μｍ、オ−ミック電極８の間隔：5μｍ、ホ
トレジスト13の開口幅：2.3μｍ、湿式エッチングを行
う第１の絶縁膜の最大膜厚：500ｎｍのとき、70％のオ
−バ−エッチングで絶縁膜１の開口部がオ−ミック電極
８に達してしまう。

【００１７】この場合、オ−ミック電極８は、一般に、
金ゲルマニウム(AuGe)合金／ニッケル(Ni)／金(Au)の積
層膜を化合物半導体表面に成膜し、熱処理を施して合金
化させることによって形成しているので、これがSiO₂の
エッチング液であるバッファ−ド弗酸にさらされると、
電極及び電極端部の化合物半導体表面がエッチングさ
れ、特性が劣化してしまうという欠点を有している。こ
の欠点を解消する対策として、オ−ミック電極８の間隔
を広くすることが考えられるが、これでは、ソ−ス抵抗
の増加やＦＥＴが大型化するという問題が生じるので、
好ましくない。

【００１８】さらに、上層配線12には、チタン(Ti)／白
金(Pt)／金(Au)の積層膜が主に用いられているが、この
Tiがバッファ−ド弗酸によってエッチングされ、オ−ミ
ック電極８との接続不良や配線剥がれが発生するという
問題が生じていた。

【００１９】また、絶縁膜除去領域がオ−ミック電極８
に達しないように、エッチング時間を短くすることも考
えられるが、これでは、ゲ−ト電極庇下の絶縁膜を十分
に除去することができず、ゲ−ト・ドレイン間容量(Cg
d)が減少しないため、高周波特性の向上が不十分となっ
たり、ばらつくという問題が生じるので、好ましくな
い。

【００２０】一方、ゲ−ト電極６を微細化する場合、ゲ
−ト抵抗(Rg)の増大を防ぐために該電極６の金属膜を厚
くする必要があり、それに伴い平坦化絶縁膜９の膜厚も
厚くする必要が生じる。この平坦化絶縁膜９の膜厚増加
に伴い、膜厚の面内ばらつきが増加すること及びドライ
エッチング深さの増加によるドライエッチング量の面内
ばらつきが増加することによって、残り膜厚(即ち湿式
エッチングによって除去すべき膜厚)の面内ばらつきが
増加するという問題が生じる。例えば、平坦化絶縁膜９
の膜厚が1.5μｍである場合、残り膜厚は3インチ基板面
内で300〜500ｎｍにばらついたが、平坦化絶縁膜９の膜
厚が1.8μｍのとき、残り膜厚は3インチ基板面内で300
〜800ｎｍまでばらついた。

【００２１】さらに、従来の半導体装置の製造方法で
は、動作層２のドライエッチングによる損傷を防ぐため
に残り膜厚を厚く設定する必要があり、それに伴い湿式
エッチング時間もより長く設定する必要が生じる。その
ため、湿式エッチングに伴う前述した問題点がさらに重
大となってくる。

【００２２】本発明は、上記のような諸問題に鑑み成さ
れたものであって、その目的は、Ｔ字型電極基部までの
絶縁膜除去時に、エッチング液がオ−ミック電極及び上
層配線に達することなく充分な余裕度をもつてＴ字型ゲ
−ト電極基部まで絶縁膜を除去することができる半導体
装置の製造方法を提供することにある。また、本発明の
他の目的は、ばらつきなく特性を向上させることがで
き、歩留まりを向上させることができる半導体装置の製
造方法を提供することにある。

【００２３】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、次の点を特徴とする。 (1)半導体基板上に第１の絶縁膜と第２の絶縁膜を順次
形成する工程、(2)ゲ−ト形成領域の第２の絶縁膜及び
第１の絶縁膜に開口部を形成する工程、(3)前記開口部
に断面がＴ字型のゲ−ト電極を形成する工程、(4)Ｔ字
型ゲ−ト電極の庇下部を除いた電界効果トランジスタ形
成領域内の第２の絶縁膜をエッチング除去する工程、
(5)ゲ−ト電極を含む基板全面を第３の絶縁膜によって
埋込み平坦化する工程、(6)ゲ−ト電極周辺部の第３の
絶縁膜をドライエッチング法によってエッチング除去す
る工程、(7)ゲ−ト電極周辺部の第３の絶縁膜、第２の
絶縁膜、第１の絶縁膜を湿式エッチング法によってエッ
チング除去する工程、とを少なくとも含み、かつ第２の
絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも湿式
エッチングにおいて高いエッチングレ−トを有すること
を特徴とする（請求項１）。

【００２４】(1)半導体基板上に第１の絶縁膜と第２の
絶縁膜を順次形成する工程、(2)ゲ−ト形成領域の第２
の絶縁膜及び第１の絶縁膜に開口部を形成する工程、
(3)前記開口部側壁に第４の絶縁膜を形成する工程、(4)
前記側壁を形成した開口部に断面がＴ字型のゲ−ト電極
を形成する工程、(5)Ｔ字型ゲ−ト電極の庇下部を除い
た電界効果トランジスタ形成領域内の第２の絶縁膜をエ
ッチング除去する工程、(6)ゲ−ト電極を含む基板全面
を第３の絶縁膜によって埋込み平坦化する工程、(7)ゲ
−ト電極周辺部の第３の絶縁膜をドライエッチング法に
よってエッチング除去する工程、(8)ゲ−ト電極周辺部
の第４の絶縁膜、第３の絶縁膜、第２の絶縁膜、第１の
絶縁膜を湿式エッチング法によってエッチング除去する
工程、とを少なくとも含み、かつ第２の絶縁膜及び第４
絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも湿式
エッチングにおいて高いエッチングレ−トを有すること
を特徴とする（請求項２）。

【００２５】(1)半導体基板の一主面に第１の開口部を
有する第１の絶縁膜を形成する工程、(2)前記第１の開
口部を埋め、かつ前記第１の絶縁膜上に張り出すＴ字型
ゲ−ト電極を形成する工程、(3)全面に第３の絶縁膜を
形成する工程、(4)前記第３の絶縁膜に前記Ｔ字型ゲ−
ト電極の上面及び側面を露出する第２の開口を設ける工
程、(5)前記Ｔ字型ゲ−ト電極に接する領域の前記第１
の絶縁膜を除去する工程、とを有する半導体装置の製造
方法であって、少なくとも前記Ｔ字型ゲ−トに隣接する
領域の第１の絶縁膜上に、前記第１の絶縁膜及び第３の
絶縁膜よりもドライエッチング法においてエッチングレ
−トの遅いエッチング停止層膜を設け、前記第２の開口
部を形成することを特徴とする（請求項３）。

【００２６】(1)半導体基板上に第１の絶縁膜を形成す
る工程、(2)ゲ−ト形成領域の第１の絶縁膜に開口部を
形成する工程、(3)前記開口部に断面がＴ字型のゲ−ト
電極を形成する工程、(4)ソ−ス・ドレイン形成領域の
第１の絶縁膜に開口部を形成し、前記開口内にオ−ミッ
ク電極を形成する工程、(5)ゲ−ト電極、オ−ミック電
極を含む基板全面に第５の絶縁膜を形成する工程、(6)
基板全面を第３の絶縁膜によつて埋込み平坦化する工
程、(7)ゲ−ト電極周辺部の第３の絶縁膜と第５の絶縁
膜をドライエッチング法によってエッチング除去する工
程、(8)基板全面に第６の絶縁膜を形成する工程、(9)ゲ
−ト電極周辺部の第６の絶縁膜をドライエッチング法に
よりエッチング除去する工程、(10)ゲ−ト電極周辺部の
第６の絶縁膜と第５の絶縁膜をマスクとして前記第１の
絶縁膜を湿式エッチング法によってエッチング除去する
工程、とを少なくとも含み、かつ第５の絶縁膜、第６の
絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも湿式
エッチングにおけるエッチングレ−トが遅いことを特徴
とする（請求項４）。

【００２７】(1)半導体基板上に第１の絶縁膜を形成す
る工程、(2)ゲ−ト形成領域の第１の絶縁膜に開口部を
形成する工程、(3)前記開口部に断面がＴ字型のゲ−ト
電極を形成する工程、(4)ソ−ス・ドレイン形成領域の
第１の絶縁膜に開口部を形成し、前記開口内にオ−ミッ
ク電極を形成する工程、(5)ゲ−ト電極、オ−ミック電
極を含む基板全面に第５の絶縁膜を形成する工程、(6)
基板全面を第３の絶縁膜によつて埋込み平坦化する工
程、(7)コンタクトホ−ルの底面を除く第５の絶縁膜の
表面に第７の絶縁膜を形成する工程、(8)ゲ−ト電極周
辺部の第７の絶縁膜、第３の絶縁膜、第５の絶縁膜、第
１の絶縁膜を湿式エッチング法によってエッチング除去
する工程、とを少なくとも含み、かつ第５の絶縁膜、第
７の絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも
湿式エッチングにおいて遅いエッチングレ−トを有する
ことを特徴とする（請求項５）。

【００２８】

【実施例】次に、本発明の実施例を挙げ、本発明を具体
的に説明するが、本発明は、以下の実施例に限定される
ものではない。

【００２９】（実施例１）図１は、本発明の第１の実施
例(実施例１)を説明するための図であって、その主要工
程Ａ〜Ｄからなる工程順断面図であり、図２は、図１に
続く工程Ｅ〜Ｆからなる工程順断面図である。

【００３０】本実施例１では、まず図１工程Ａに示すよ
うに、表面に動作層２をMBE法によってエピタキシャル
成長した半絶縁性GaAs基板１に、ＦＥＴ部を残して酸素
イオンを注入して注入絶縁層３を形成した後、基板全面
に第１の絶縁膜４であるSiO₂膜：300ｎｍを通常の減圧
ＣＶＤ法で成長し、続いて第２の絶縁膜14であるSiO
₂膜：200ｎｍを光ＣＶＤ法で成長する。

【００３１】この光ＣＶＤ成長時の基板温度を250℃に
設定することで、第２の絶縁膜14のバッファ−ド弗酸に
よるエッチングレ−トは、第１の絶縁膜４の約４倍とな
っている。次に、ゲ−ト電極パタ−ンに対応した幅0.45
μｍの開口を有するホトレジスト５をｉ線ステッパ−を
用いたリソグラフィ技術で形成する(図１工程Ａ参照)。

【００３２】次に、上記ホトレジスト５をマスクとして
第２の絶縁膜14及び第１の絶縁膜４に、CF₄ガスを用い
た反応性イオンエッチング法(RIE)によって幅：0.5μｍ
の開口を形成した後、ホトレジスト５を除去し、続いて
珪化タングステン(WSi)、窒化チタン(TiN)、白金(Pt)、
金(Au)よりなる厚さ400ｎｍの積層膜をスパッタ法で成
膜し、通常のホトレジスト工程とイオンエッチング法で
幅：1.5μｍにエッチング加工することによって断面が
Ｔ字型のゲ−ト電極６を形成する。同時にキャパシタ下
部電極７も形成する(図１工程Ｂ参照)。

【００３３】さらに、図１工程Ｂに示すように、ゲ−ト
電極６及びキャパシタ下部電極７に覆われていない部分
の第２の絶縁膜14をＲＩＥによって除去する。次に、図
１工程Ｃに示すように、ＦＥＴのソ−ス・ドレイン部の
第２の絶縁膜14及び第１の絶縁膜４に開口を形成し、該
開口内にAuGe合金、Ni、Auよりなる積層膜を真空蒸着法
で成膜し、熱処理を行って電極間隔：5μｍの対になっ
たオ−ミック電極８を形成する。

【００３４】続いて、全面にプラズマＣＶＤ法によって
SiO₂膜を形成し、エッチバック法によって、表面の高さ
が動作層２の表面から1.5μｍになるように第３の絶縁
膜である平坦化絶縁膜９を形成する。その後キャパシタ
開口パタ−ンを有するホトレジスト10を形成し、CF₄ガ
スを用いたＲＩＥ法によって平坦化絶縁膜９に開口を形
成する(図１工程Ｃ参照)。

【００３５】次に、図１工程Ｄに示すように、キャパシ
タ用誘電体膜11としてプラズマＣＶＤ法で厚さ200ｎｍ
のSiN膜を成長した後、平坦化絶縁膜９にコンタクトホ
−ルを開口し、Ti、Pt、Auの積層膜をスパッタ法で成膜
し、通常のホトレジスト工程とイオンエッチング法で加
工することによって上層配線12を形成する。続いて、こ
の上層配線12をマスクとしてCF₄ガスを用いたＲＩＥ法
によって誘電体膜11をエッチングする。

【００３６】次に、図２工程Ｅに示すように、ゲ−ト電
極６の上部に幅：2.3μｍの開口を有するホトレジスト1
3を平坦化絶縁膜９の表面に形成し、このホトレジスト1
3をマスクとしてCF₄ガスを用いたRIE法で平坦化絶縁膜
９をエッチングする。このとき、絶縁膜を動作層２の上
に200ｎｍ以上残しておけば、動作層２はドライエッチ
ングによる損傷を受けないことが本発明者等の実験で判
明しており、本実施例１では余裕を見て300ｎｍ以上の
絶縁膜が残るようにドライエッチングを行った。この場
合、3インチ径の半導体基板面内での残り絶縁膜厚膜分
布は300〜500ｎｍであった。また、開口幅は2.5μｍで
あった。

【００３７】更に上記ホトレジスト13をマスクとして、
バッファ−ド弗酸によってゲ−ト電極６周辺の平坦化絶
縁膜９、第２の絶縁膜14及び第１の絶縁膜４を湿式エッ
チングし、続いてホトレジスト13を除去することによ
り、図２工程Ｆに示すＭＭＩＣが得られる。このときの
エッチングレ−トは、第３の絶縁膜である平坦化絶縁膜
９と第１の絶縁膜４とは6ｎｍ／秒であり、第２の絶縁
膜14は25ｎｍ／秒であった。

【００３８】この湿式エッチングのときに本実施例１に
よれば、Ｔ字型ゲ−ト電極６の庇の下には膜厚：200ｎ
ｍの第２の絶縁膜14が存在し、この第２の絶縁膜14は、
エッチングレ−トが第１の絶縁膜４及び第３の絶縁膜で
ある平坦化絶縁膜９の約４倍であるため、Ｔ字型ゲ−ト
電極６庇下の横方向へのエッチングが急速に進行し、そ
の結果、ゲ−ト電極６基部までエッチングが達する時間
は、前記した従来法より大幅に短縮されることになる。

【００３９】本実施例１において、絶縁膜の残り膜圧が
最も厚い500ｎｍの領域においても、ゲ−ト電極６の基
部の第１の絶縁膜４を除去するのに必要なエッチング時
間は約70秒ですみ、このときの開口幅は3.4μｍであっ
た。この開口幅は、絶縁膜エッチング工程の余裕度をみ
て100％オ−バ−エッチングを行っても4.2μｍであっ
た。

【００４０】本実施例１では、ソ−ス・ドレイン電極で
あるオ−ミック電極８の間隔は５μｍであり、100％オ
−バ−エッチングを行っても、まだ開口端はオ−ミック
電極８に達しない。これに対して、前記した従来法のよ
うに第２の絶縁膜14の材料が第１の絶縁膜４と同じであ
る場合には、ゲ−ト電極６基部の第１の絶縁膜４を除去
するのに必要なエッチング時間は約120秒であり、その
ときの開口幅は約4μｍであった。また、工程の余裕を
みてオ−バ−エッチングを行った場合、70％オ−バ−エ
ッチングでオ−ミック電極８に開口端が達してしまうこ
とが認められた。

【００４１】このように、本実施例１の製造法によれ
ば、湿式エッチングに対してエッチングレ−トの大きい
第２の絶縁膜14をＴ字型ゲ−ト電極６の庇下に設けてお
くことによって、ゲ−ト電極６の基部の第１の絶縁膜４
を除去するためのエッチング時間を短縮することができ
る利点を有する。

【００４２】このため、本実施例１では、従来法と同一
のオ−バ−エッチング率で行った場合、従来法に比して
開口幅を小さく抑えることができるため、オ−ミック電
極８に損傷を与えることなく、さらには、オ−バ−エッ
チング率を充分にとってゲ−ト電極６基部の絶縁膜を除
去することができ、歩留まりが大きく向上する。また、
オ−ミック電極間隔の短縮も可能となり、ＭＭＩＣの小
型化に向けての設計自由度も向上する利点を有する。

【００４３】（実施例２）次に、本発明の第２の実施例
(実施例２)を図３に基づいて説明する。図３は、本発明
の第２の実施例(実施例２)を説明するための図であっ
て、その主要工程Ａ〜Ｄからなる工程順断面図である。

【００４４】本実施例２では、まず図３工程Ａに示すよ
うに、表面に動作層２をMOCVD法によってエピタキシャ
ル成長した半絶縁性GaAs基板１に、ＦＥＴ部を残してボ
ロンイオンを注入して注入絶縁層３を形成した後、基板
全面に第１の絶縁膜４であるSiO₂膜：300ｎｍを通常の
減圧ＣＶＤ法で成長し、続いて第２の絶縁膜14であるSi
O₂膜：200ｎｍを基板温度250℃の光ＣＶＤ法で成長す
る。

【００４５】次に、ゲ−ト電極パタ−ンに対応した幅：
0.6μｍの開口を有するホトレジスト５をｉ線ステッパ
−を用いたリソグラフィ技術で形成し、このホトレジス
ト５をマスクとして、第２の絶縁膜14及び第１の絶縁膜
４にCF₄ガスを用いたＲＩＥによって幅：0.7μｍの開口
を形成する(図３工程Ａ参照)。

【００４６】次に、前記開口内を含む全面に第４の絶縁
膜を形成した後、図３工程Ｂに示すように、異方性エッ
チングによるエッチバックを全面に施すことによって開
口側面に厚さ100ｎｍの側壁15(第４の絶縁膜)を、第２
の絶縁膜14と同様、基板温度250℃の光ＣＶＤ法によっ
て形成する。このとき側壁15によって開口幅は0.5μｍ
に狭められる。

【００４７】続いて、前記実施例１と同様な工程(図１
工程Ｂ〜Ｄ)によってＴ字型のゲ−ト電極６及びキャパ
シタ下部電極７、オ−ミック電極８、平坦化絶縁膜９、
誘電体膜11、上層配線12を形成する(図３工程Ｃ参照)。
これらの形成について説明すると、まず前記実施例１の
図１工程Ｂに準じて庇幅：1.5μｍの断面Ｔ字型のゲ−
ト電極６及びキャパシタ下部電極７を形成し、このゲ−
ト電極６及びキャパシタ下部電極７に覆われていない部
分の第２の絶縁膜14をＲＩＥで除去する。

【００４８】次に、前記実施例１の図１工程Ｃに準じて
ＦＥＴのソ−ス・ドレイン部にオ−ミック電極８を4μ
ｍの間隔で形成し、全面にプラズマＣＶＤ法でSiO₂膜を
成膜し、エッチバックすることによって表面が動作層２
の表面から1.5μｍの高さになるように平坦化絶縁膜９
を形成し、続いてキャパシタ開口を形成する。その後、
前記実施例１の図１工程Ｄに準じてSiNよりなる誘電体
膜11を200ｎｍの厚さに成長し、コンタクトホ−ル開口
後上層配線12を形成し、この上層配線12をマスクとして
誘電体膜11をエッチングする。

【００４９】このように前記図１工程Ｂ〜Ｄに準じてＴ
字型のゲ−ト電極６、キャパシタ下部電極７、オ−ミッ
ク電極８、平坦化絶縁膜９、誘電体膜11、上層配線12を
形成した後、図３工程Ｃに示すように、ゲ−ト電極６の
上部に幅：2.3μｍの開口を有するホトレジスト13を平
坦化絶縁膜９の表面に形成し、このホトレジスト13をマ
スクとしてCF₄ガスを用いたＲＩＥ法で平坦化絶縁膜９
をエッチングする。本実施例２においても、前記実施例
１と同様、3インチ径の半導体基板面内での開口内残り
絶縁膜厚分布は300〜500ｎｍであった。また、開口幅は
2.5μｍであった。

【００５０】更に上記ホトレジスト13をマスクとして、
バッファ−ド弗酸によってゲ−ト電極６周辺の平坦化絶
縁膜９、第２の絶縁膜14、側壁15(第４の絶縁膜)、第１
の絶縁膜４を湿式エッチングし、その後ホトレジスト13
を除去することにより、図３工程Ｄに示すＭＭＩＣが得
られる。このときエッチングレ−トは、第３の絶縁膜で
ある平坦化絶縁膜９と第１の絶縁膜４とは6ｎｍ／秒で
あり、第２の絶縁膜５と第４の絶縁膜である側壁15とは
25ｎｍ／秒であった。

【００５１】この湿式エッチングときに本実施例２によ
れば、Ｔ字型ゲ−ト電極６の庇の下には膜厚：200ｎｍ
の第２の絶縁膜14が存在し、さらに、ゲ−ト電極６の側
面に側壁15(第４の絶縁膜)が存在している。第２の絶縁
膜14と側壁15とは、エッチング速度が第１の絶縁膜４及
び平坦化絶縁膜９(第３の絶縁膜)の約４倍あるため、Ｔ
型ゲ−ト電極６にそって電極基部までエッチングが急速
に進行し、エッチング時間は前記した従来法より大幅に
短縮されることになる。

【００５２】本実施例２において、絶縁膜の残り膜厚が
最も厚い500ｎｍの領域においても、ゲ−ト電極６の基
部の側壁15(第４の絶縁膜)を除去するのに必要なエッチ
ング時間は約35秒ですみ、このときの開口幅は2.9μｍ
であった。この開口幅は、絶縁膜エッチング工程の余裕
度をみて100％オ−バ−エッチングを行っても3.4μｍで
あった。

【００５３】本実施例２では、ソ−ス・ドレイン電極で
あるオ−ミック電極８の間隔は4μｍであり、100％オ−
バ−エッチングを行っても開口端はオ−ミック電極８に
達しない。これに対して、従来法の場合は、前述したよ
うにゲ−ト電極６の基部の第１の絶縁膜４を除去するの
に必要なエッチング時間は約120秒であり、この段階で
開口は約4μｍとなり、オ−ミック電極８に達してしま
うことが認められた。

【００５４】このように、本実施例２の製造方法によれ
ば、湿式エッチングに対してエッチングレ−トの大きい
第２の絶縁膜14及び第４の絶縁膜である側壁15をＴ字型
ゲ−ト電極６の庇下及び側面に設けておくことによっ
て、工程は前記実施例１より若干増えるが、ゲ−ト電極
６の基部に被着している絶縁膜(第４の絶縁膜)であると
ころの側壁15を除去するためのエッチング時間を、前記
従来法(約120秒)及び実施例１(約70秒)より大幅に短縮
することができる利点を有する(本実施例：約35秒)。

【００５５】このため、本実施例２では、従来法や実施
例１に比べて同じオ−バ−エッチング率での開口幅を小
さく抑えられるため、オ−ミック電極８に損傷を与える
ことなく、さらには、オ−バ−エッチング率を充分にと
ってゲ−ト電極６基部の絶縁膜を除去することができ、
歩留まりが大きく向上する。また、オ−ミック電極間隔
もさらに短縮できるため、ＭＭＩＣの小型化に向けての
設計自由度もより一層向上する利点を有する。

【００５６】なお、前記実施例１及び実施例２での第２
の絶縁膜14、側壁15(第４の絶縁膜)を基板温度250℃の
光ＣＶＤ法で成膜したSiO₂としたが、低温成長のプラズ
マＣＶＤ法等でもよく、この方法に限るものではない。
また、本発明は前記実施例１及び実施例２によって限定
されるものではない。

【００５７】（実施例３）図４は、本発明の第３の実施
例(実施例３)を説明するための図であって、その主要工
程Ａ〜Ｄからなる工程順断面図であり、図５は、図４に
続く工程Ｅ〜Ｆからなる工程順断面図である。

【００５８】本実施例３では、まず図４工程Ａに示すよ
うに、表面に動作層２をＭＢＥ法によってエピタキシャ
ル成長した半絶縁性GaAs基板１に、ＦＥＴ部を残して酸
素イオンを注入して注入絶縁層３を形成した後、基板全
面にSiO₂膜：300ｎｍよりなる第１の絶縁膜４を通常の
減圧ＣＶＤ法で成長し、続いて、Al₂O₃膜：50ｎｍより
なるエッチング停止層膜16をスパッタ蒸着法で成膜す
る。

【００５９】次に、ゲ−ト電極パタ−ンに対応した幅：
0.25μｍの開口を有するホトレジスト５を電子線リソグ
ラフィ−技術で形成する(図４工程Ａ参照)。上記ホトレ
ジスト５をマスクとして、エッチング停止層膜16に燐酸
を用いた湿式エッチングで開口を形成し、続いて、第１
の絶縁膜４にCF₄ガスを用いた反応性イオンエッチング
法(RIE)によって幅：0.3μｍの開口を形成した後、ホト
レジスト５を除去する。

【００６０】次に、通常のホトレジスト工程と燐酸を用
いた湿式エッチングによって上記開口周辺以外のAl₂O₃
膜よりなるエッチング停止層膜16をエッチング除去し、
開口の両側のみにそれぞれ幅：1.3μｍのAl₂O₃膜を残
す。続いて、WSi、TiN、Pt、Auよりなる厚さ700ｎｍの
積層膜をスパッタ法で成膜し、通常のホトレジスト工程
とイオンエッチング法で幅：1.5μｍにエッチング加工
することによって、断面がＴ字型のゲ−ト電極６とキャ
パシタ下部電極７を同時に形成する(図４工程Ｂ参照)。

【００６１】次に、図４工程Ｃに示すように、ＦＥＴの
ソ−ス・ドレイン部の第１の絶縁膜４に開口を形成し、
該開口内にAuGe合金、Ni、Auよりなる積層膜を真空蒸着
法で成膜し、熱処理を行って電極間隔：5μｍの対にな
ったオ−ミック電極８を形成する。その後、全面にプラ
ズマＣＶＤ法によってSiO₂膜を形成し、エッチバック法
によって表面の高さが動作層２の表面から1.8μｍにな
るように、第３の絶縁膜である平坦化絶縁膜９を形成す
る。続いて、キャパシタ開口パタ−ンを有するホトレジ
スト10を形成し、CF₄ガスを用いたＲＩＥ法によって平
坦化絶縁膜９に開口を形成する(図４工程Ｃ参照)。

【００６２】次に、図４工程Ｄに示すように、キャパシ
タ用誘電体膜11としてプラズマＣＶＤ法で厚さ200ｎｍ
のSiN膜を成長した後、平坦化絶縁膜９にコンタクトホ
−ルを開口し、Ti、Pt、Auの積層膜をスパッタ法で成膜
し、通常のホトレジスト工程とイオンエッチング法で加
工することによって上層配線12を形成する。続いて、こ
の上層配線12をマスクとして、CF₄ガスを用いたＲＩＥ
法によって誘電体膜11をエッチングする(図４工程Ｄ参
照)。

【００６３】その後、図５工程Ｅに示すように、ゲ−ト
電極６の上部に幅：2.3μｍの開口を有するホトレジス
ト13を平坦化絶縁膜９の表面に形成し、このホトレジス
ト13をマスクとして、CF₄ガスを用いたＲＩＥ法で平坦
化絶縁膜９をエッチング停止層膜16が露出するまでエッ
チングする。このとき、Al₂O₃よりなるエッチング停止
層膜16は、第３の絶縁膜である平坦化絶縁膜９に対して
このＲＩＥ条件でのエッチング速度が1／100以下であ
り、50ｎｍの膜厚で充分にエッチング停止層としての機
能を果たす。これによって平坦化絶縁膜９を充分にオ−
バ−エッチングできる。このときの開口幅は2.5μｍで
あった。

【００６４】次に、開口内に露出しているAl₂O₃膜より
なるエッチング停止層膜16を燐酸によって湿式エッチン
グし、続いてバッファ−ド弗酸によってゲ−ト電極周辺
の第１の絶縁膜４を湿式エッチングし、ホトレジスト13
を除去することにより図５工程Ｆに示すＭＭＩＣが得ら
れる。このとき、湿式エッチング除去する第１の絶縁膜
４の膜厚は、最初にＣＶＤ法で成長した300ｎｍであ
り、膜厚のばらつきを含めて280〜320ｎｍであった。

【００６５】エッチングレ−トは、平坦化絶縁膜９及び
第１の絶縁膜４では共に6ｎｍ／秒であり、本実施例３
において、第１の絶縁膜４の膜厚ばらつきで最も厚い32
0ｎｍの領域でも、ゲ−ト電極６の基部の第１の絶縁膜
４を除去するのに必要なエッチング時間は約54秒で済
み、この時の開口幅は3.5μｍであった。この開口幅
は、絶縁膜エッチング工程の余裕度をみて100％オ−バ
−エッチングを行っても4.2μｍであった。また、本実
施例３では、ソ−ス・ドレイン電極であるオ−ミック電
極８の間隔は5μｍであり、100％オ−バ−エッチングを
行っても、まだ開口端はオ−ミック電極８に達しない。

【００６６】これに対して、前記した従来法による場合
は、エッチング停止層膜16をもたないため、ＲＩＥ後の
絶縁膜厚は基板面内で300〜800ｎｍまでばらついた。こ
のため、ゲ−ト電極６基部の第１の絶縁膜４を除去する
のに必要なエッチング時間は約140秒であり、そのとき
の開口幅は約4.2μｍとなり、工程の余裕を見てオ−バ
−エッチングを行った場合、50％オ−バ−エッチングで
オ−ミック電極に開口端が達してしまうことが認められ
た。

【００６７】このように、本実施例３の製造法によれ
ば、第１の絶縁膜４の上にＲＩＥに対するエッチングレ
−トの遅いエッチング停止層膜16を形成しておくことに
よって、平坦化絶縁膜９の膜厚ばらつきやＲＩＥでのエ
ッチングレ−トのばらつきにかかわらず、湿式エッチン
グ除去する絶縁膜の膜厚は、第１の絶縁膜４の成膜時の
ばらつきに抑えられる。このため、湿式エッチング時間
を短縮できるという利点を有する。

【００６８】従って、本実施例３では、従来法と同一の
オ−バ−エッチング率で行った場合、従来法に比して開
口幅を小さく抑えることができるため、オ−ミック電極
８に損傷を与えることなく、さらには、オ−バ−エッチ
ング率を充分にとってゲ−ト電極６基部の絶縁膜を除去
することができ、歩留が大きく向上する。また、オ−ミ
ック電極間隔の短縮も可能となり、ＭＭＩＣの小型化に
向けての設計自由度も向上する利点を有する。

【００６９】（実施例４）図６は、本発明の第４の実施
例(実施例４)を説明するための図であって、その主要工
程Ａ〜Ｄからなる工程順断面図であり、図７は、図６に
続く工程Ｅ〜Ｆからなる工程順断面図である。

【００７０】本実施例４では、まず図６工程Ａに示すよ
うに、表面に動作層２をＭＢＥ法によってエピタキシャ
ル成長した半絶縁性GaAs基板１に、ＦＥＴ部を残してボ
ロンイオンを注入して注入絶縁層３を形成した後、基板
全面に第１の絶縁膜４であるSiO₂膜：300ｎｍを通常の
減圧ＣＶＤ法で成長する。続いて、ゲ−ト電極パタ−ン
に対応した幅：0.25μｍの開口を有するホトレジスト５
を電子線リソグラフィ−技術で形成する(図６工程Ａ参
照)。

【００７１】次に、上記ホトレジスト５をマスクとし
て、図６工程Ｂに示すように、第１の絶縁膜４にCF₄ガ
スを用いた反応性イオンエッチング法(RIE)によって
幅：0.3μｍの開口を形成した後、ホトレジスト５を除
去し、続いてWSi、TiN、Pt、Auよりなる厚さ700ｎｍの
積層膜をスパッタ法で成膜し、通常のホトレジスト工程
とイオンエッチング法で幅：0.9μｍにエッチング加工
することによって断面がＴ字型のゲ−ト電極６とキャパ
シタ下部電極７を同時に形成する。

【００７２】続いて、CF₄ガスを用いたＲＩＥによって
第１の絶縁膜４を表面から約70ｎｍの厚さだけエッチン
グする。その後、ゲ−ト電極６及びキャパシタ下部電極
７を含む第１の絶縁膜４の表面に膜厚：50ｎｍのAl₂O₃
膜よりなるエッチング停止層膜16をスパッタ蒸着法で形
成し、通常のホトレジスト技術及び燐酸を用いた湿式エ
ッチングによってゲ−ト電極６の周辺部以外のAl₂O₃膜
を除去し、これによりゲ−ト電極６を含む第１の絶縁膜
４上に幅2.9μｍのAl₂O₃膜よりなるエッチング停止層膜
16を残す(図６工程Ｂ参照)。

【００７３】次に、図６工程Ｃに示すように、ＦＥＴの
ソ−ス・ドレイン部の第１の絶縁膜４に開口を形成し、
該開口内にAuGe合金、Ni、Auよりなる積層膜を真空蒸着
法で成膜し、熱処理を行って電極間隔：5μｍの対にな
ったオ−ミック電極８を形成する。続いて、全面にプラ
ズマＣＶＤ法によってSiO₂膜を形成し、エッチバック法
によって表面の高さが動作層２の表面から1.8μｍにな
るように第３の絶縁膜である平坦化絶縁膜９を形成す
る。その後、キャパシタ開口パタ−ンを有するホトレジ
スト10を形成し、CF₄ガスを用いたＲＩＥ法によって平
坦化絶縁膜９に開口を形成する(図６工程Ｃ参照)。

【００７４】次に、図６工程Ｄに示すように、キャパシ
タ用誘電体膜11としてプラズマＣＶＤ法で厚さ200ｎｍ
のSiN膜を成長した後、平坦化絶縁膜９にコンタクトホ
−ルを開口し、Ti、Pt、Auの積層膜をスパッタ法で成膜
し、通常のホトレジスト工程とイオンエッチング法で加
工することによって上層配線12を形成する。続いて、こ
の上層配線12をマスクとしてCF₄ガスを用いたＲＩＥ法
によって誘電体膜11をエッチングする(図６工程Ｄ参
照)。

【００７５】次に、図７工程Ｅに示すように、ゲ−ト電
極６の上部に幅：2.3μｍの開口を有するホトレジスト1
3を平坦化絶縁膜９の表面に形成し、このホトレジスト1
3をマスクとして、CF₄ガスを用いたＲＩＥ法で平坦化絶
縁膜９をエッチング停止層膜16が露出するまでエッチン
グする。このとき、Al₂O₃膜よりなるエッチング停止層
膜16は、平坦化絶縁膜９に対してこのＲＩＥ条件でのエ
ッチングレ−トが1／100以下であり、50ｎｍの膜厚で充
分にエッチング停止層としての機能を果たす。これによ
って平坦化絶縁膜９を充分にオ−バ−エッチングでき
る。このときの開口幅は2.5μｍであった。

【００７６】次に、開口内に露出しているAl₂O₃膜より
なるエッチング停止層膜16を燐酸によって湿式エッチン
グし、続いてバッファ−ド弗酸によってゲ−ト電極周辺
の第１の絶縁膜４を湿式エッチングし、その後、ホトレ
ジスト13を除去することにより図７工程Ｆに示すＭＭＩ
Ｃが得られる。

【００７７】このとき、湿式エッチングで除去する第１
の絶縁膜４の膜厚は、最初にＣＶＤ法で成長した膜を約
70ｎｍエッチングした膜厚であり、成膜及びエッチング
のばらつきを含めて230±20ｎｍであった。エッチング
速度は、平坦化絶縁膜９、第１の絶縁膜４とも6ｎｍ／
秒であり、本実施例４では、第１の絶縁膜４の膜厚ばら
つきで最も厚い250ｎｍの領域でも、ゲ−ト電極６の基
部の第１の絶縁膜４を除去するのに必要なエッチング時
間は約65秒で済み、この時の開口幅は、2.9μｍ幅のAl₂
O₃膜よりなるエッチング停止層膜16が完全に除去されて
いる場合でも3.7μｍ以下であり、工程の余裕度を得る
ために100％オ−バ−エッチングを行っても4.5μｍ以下
であった。

【００７８】本実施例４では、ソ−ス・ドレイン電極で
あるオ−ミック電極８の間隔は5μｍであり、170％のオ
−バ−エッチングでようやく開口端がオ−ミック電極８
に達する。このように、本実施例４によれば、第１の絶
縁膜４をある程度エッチングしてからＲＩＥに対するエ
ッチング停止層膜16を形成する。従って、平坦化絶縁膜
９の膜厚ばらつきやＲＩＥでのエッチングレ−トのばら
つきにかかわらず、湿式エッチング除去する絶縁膜の膜
厚ばらつきを第１の絶縁膜４の成膜時のばらつきにほぼ
抑えられる。このため、湿式エッチング時間を短縮でき
るという利点を有する。

【００７９】更に、本実施例４では、従来法と同一のオ
−バ−エッチング率で行った場合、従来法に比して開口
幅を小さく抑えることがき、その結果、オ−ミック電極
８に損傷を与えることなく、さらには、オ−バ−エッチ
ング率を充分にとってゲ−ト電極６基部の絶縁膜を除去
することができ、歩留まりが大きく向上する。また、オ
−ミック電極間隔の短縮も可能となり、ＭＭＩＣの小型
化に向けての設計自由度も向上する利点を有する。

【００８０】なお、前記実施例３及び実施例４では、共
にエッチング停止層膜16としてスパッタ蒸着法によって
形成したAl₂O₃膜を用いたが、本発明は、これに限るも
のではなく、平坦化絶縁膜９のＲＩＥ時にエッチング停
止層として働き、かつ第１の絶縁膜４及びゲ−ト電極６
に対して選択的に除去できるものであればよく、例えば
アルミニウム(Al)等でも使用することができる。また、
本発明は、前記実施例３及び実施例４によって限定され
るものではない。

【００８１】（実施例５）図８は、本発明の第５の実施
例(実施例５)を説明する図であって、その主要工程Ａ〜
Ｅからなる工程順断面図であり、図９は、図８に続く工
程Ｆ〜Ｈからなる工程順断面図である。

【００８２】本実施例５では、まず図８工程Ａに示すよ
うに、表面に動作層２をＭＢＥ法によってエピタキシャ
ル成長した半絶縁性GaAs基板１に、ＦＥＴ部を残して酸
素イオンを注入して注入絶縁層３を形成した後、基板全
面にSiO₂膜：550ｎｍよりなる第１の絶縁膜４を通常の
減圧ＣＶＤ法で成長する。

【００８３】次に、ゲ−ト電極パタ−ンに対応した幅：
0.45μｍの開口を有するホトレジスト５をｉ線ステッパ
−を用いたリソグラフィ−技術で形成する(図８工程Ａ
参照)。上記ホトレジスト５をマスクとして、第１の絶
縁膜４にCF₄ガスを用いた反応性イオンエッチング法(RI
E)によって幅：0.5μｍの開口を形成した後、ホトレジ
スト５を除去し、続いて、WSi、TiN、Pt、Auよりなる厚
さ400ｎｍの積層膜をスパッタ法で成膜し、通常のホト
レジスト工程とイオンエッチング法で幅：1.5μｍにエ
ッチング加工して断面がＴ字型のゲ−ト電極６とキャパ
シタ下部電極７を同時に形成する(図８工程Ｂ参照)。

【００８４】次に、図８工程Ｃに示すように、ＦＥＴの
ソ−ス・ドレイン部の第１の絶縁膜４にホトレジスト
(図示せず)をマスクとした湿式エッチングによって開口
を形成し、AuGe合金、Ni、Auよりなる積層膜を真空蒸着
し、リフトオフすることで開口内のみに形成し、熱処理
を行って電極間隔：5μｍの対になったオ−ミック電極
８を形成する。ここで、湿式エッチングによる開口形成
時にオ−バ−エッチングして開口を広げ、オ−ミック電
極８と第１の絶縁膜との間に0.5μｍの間隙を形成す
る。

【００８５】次に、全面にスパッタ蒸着法によって膜
厚：200ｎｍのSi膜よりなる第５の絶縁膜17を形成す
る。このとき、オ−ミック電極８と第１の絶縁膜４との
間には0.5μｍの間隙があるため、オ−ミック電極８の
側面も第５の絶縁膜17で覆われる。続いて、全面にプラ
ズマＣＶＤ法によってSiO₂膜を形成し、エッチバック法
によって表面の高さが動作層２の表面から1.5μｍにな
るように第３の絶縁膜である平坦化絶縁膜９を形成す
る。その後、キャパシタ開口パタ−ンを有するホトレジ
スト10を形成し、CF₄ガスを用いたＲＩＥ法によって平
坦化絶縁膜９及び第５の絶縁膜17に開口を形成する(図
８工程Ｃ参照)。

【００８６】次に、図８工程Ｄに示すように、キャパシ
タ用誘電体11としてプラズマＣＶＤ法で厚さ200ｎｍのS
iN膜を成長した後、平坦化絶縁膜９及び第５の絶縁膜17
にコンタクトホ−ルを開口し、Ti、Pt、Auの積層膜をス
パッタ蒸着法で成膜し、通常のホトレジスト工程とイオ
ンエッチング法で加工することによって上層配線12を形
成する。

【００８７】次に、図８工程Ｅに示すように、ゲ−ト電
極６の上部に幅：3.0μｍの開口を有するホトレジスト1
3を誘電体膜11の表面に形成し、このホトレジスト13を
マスクとしてCF₄ガスを用いたＲＩＥ法で誘電体11及び
平坦化絶縁膜９、第５の絶縁膜17を第１の絶縁膜４の表
面が露出するまでエッチングする。ここで第５の絶縁膜
17を完全に除去するために、本実施例５では、残り膜厚
が500ｎｍ以下になるようにＲＩＥを行った。このとき
の3インチ径の基板面内での残り膜厚は300〜500ｎｍの
範囲であり、前に説明したように200ｎｍ以上の絶縁膜
が残っているため、動作層２はドライエッチング損傷を
受けない。また開口幅は3.2μｍであった。

【００８８】上記ホトレジスト13を除去し、図９工程Ｆ
に示すように、開口を含む全面に膜厚：200ｎｍのSiN膜
よりなる第６の絶縁膜18をスパッタ蒸着法で形成する。
次に、幅：2.5μｍの開口を有するホトレジスト(図示せ
ず)をマスクとしてCF₄ガスを用いたＲＩＥ法によってゲ
−ト電極６の周辺のSiN膜18に開口を形成し、図９工程
Ｇに示すように、第１の絶縁膜４を露出させ、ホトレジ
ストを除去する。このときのSiN膜18の開口幅は2.5μ
ｍ、第１の絶縁膜４の残り膜厚は面内で250〜450ｎｍで
あった。

【００８９】次に、第６の絶縁膜18をマスクとして、ゲ
−ト電極６の周辺の第１の絶縁膜４をバッファ−ド弗酸
を用いた湿式エッチングで除去することにより図９工程
Ｈに示すＭＭＩＣが得られる。

【００９０】SiO₂よりなる第１の絶縁膜４のエッチング
レ−トは6ｎｍ／秒、スパッタ蒸着SiNよりなる第５の絶
縁膜17及び第６の絶縁膜18のエッチングレ−トは、共に
0.06ｎｍ／秒であった。第１の絶縁膜４の残り膜厚の最
も厚い450ｎｍの領域において、ゲ−ト電極６基部の第
１の絶縁膜４を除去するために必要なエッチング時間は
約120秒である。本実施例５では、工程の余裕度をみて1
00％のオ−バ−エッチングを行い、エッチング時間は24
0秒であった。

【００９１】240秒のエッチングに対するスパッタ蒸着S
iN膜の膜厚減少量は15ｎｍ以下であり、200ｎｍはマス
クとして充分な膜厚である。また、オ−ミック電極８の
側面は第５の絶縁膜17で保護されており、上層配線12及
びその周囲の平坦化絶縁膜も第５の絶縁膜17、第６の絶
縁膜18によって保護されているため、オ−バ−エッチン
グ率を充分にとってもバッファ−ド弗酸によって損傷を
受けることがない。

【００９２】このように、本実施例５の製造法によれ
ば、湿式エッチングに対してエッチング−トの遅い第５
の絶縁膜17、第６の絶縁膜18を形成することによってオ
−ミック電極８及び上層配線12を保護し、その結果、オ
−ミック電極や上層配線12に損傷を与えることなく、オ
−バ−エッチング率を充分にとってゲ−ト電極６基部の
絶縁膜を除去することができ、歩留まりが大きく向上す
る。また、オ−ミック電極間隔の短縮も可能となり、Ｍ
ＭＩＣの小型化に向けての設計自由度も向上する利点を
有する。

【００９３】（実施例６）図10は、本発明の第６の実施
例(実施例６)を説明するための図であって、その主要工
程Ａ〜Ｄからなる工程順断面図であり、図11は、図10に
続く工程Ｅ〜Ｆからなる工程順断面図である。

【００９４】本実施例６では、まず図10工程Ａに示すよ
うに、表面に動作層２をＭＢＥ法によってエピタキシャ
ル成長した半絶縁性GaAs基板１に、ＦＥＴ部を残して酸
素イオンを注入して注入絶縁層３を形成した後、基板全
面に第１の絶縁膜４であるSiO₂膜：300ｎｍを通常の減
圧ＣＶＤ法で成長する。

【００９５】次に、ゲ−ト電極パタ−ンに対応した幅：
0.25μｍの開口を有するホトレジスト５を電子線リソグ
ラフィ−技術で形成する(図10工程Ａ参照)。上記ホトレ
ジスト５をマスクとして、第１の絶縁膜４にCF₄ガスを
用いた反応性イオンエッチング法(RIE)によって幅：0.3
μｍの開口を形成した後、ホトレジスト５を除去し、続
いてWSi、TiN、Pt、Auよりなる厚さ700ｎｍの積層膜を
スパッタ法で成膜し、通常のホトレジスト工程とイオン
エッチング法で幅：0.9μｍにエッチング加工すること
によって断面がＴ字型のゲ−ト電極６とキャパシタ下部
電極７を同時に形成する(図10工程Ｂ)。

【００９６】次に、ＦＥＴのソ−ス・ドレイン部の第１
の絶縁膜４にホトレジスト(図示せず)をマスクとした湿
式エッチングによって開口を形成し、AuGe合金、Ni、Au
よりなる積層膜を、真空蒸着しリフトオフすることで開
口内のみに形成し、熱処理を行って電極間隔4μｍの対
になったオ−ミック電極８を形成する(図10工程Ｃ)。こ
こで、湿式エッチングによる開口形成時にオ−バ−エッ
チングして開口を広げることによって、オ−ミック電極
８と第１の絶縁膜との間に0.5μｍの間隙を形成する。

【００９７】続いて、全面にスパッタ蒸着法によって膜
厚：150ｎｍのSiN膜よりなる第５の絶縁膜17を形成す
る。このとき、オ−ミック電極８と第１の絶縁膜４との
間には0.5μｍの間隙があるためオ−ミック電極８の側
面も第５の絶縁膜17で覆われる。続いて、全面にプラズ
マＣＶＤ法によってSiO₂膜を形成し、エッチバック法に
よって表面の高さが動作層２の表面から1.8μｍになる
ように第３の絶縁膜である平坦化絶縁膜９を形成する。

【００９８】その後、キャパシタ開口パタ−ン及びコン
タクトホ−ル開口パタ−ンを有するホトレジスト19を形
成し、CF₄ガスを用いたＲＩＥ法によって平坦化絶縁膜
９及び第５の絶縁膜17に開口を形成する(図10工程Ｃ参
照)。次に、図10工程Ｄに示すように、キャパシタ用誘
電体膜11としてスパッタ蒸着法で厚さ200ｎｍのSiN膜を
成長した後、ホトレジスト(図示せず)をマスクにCF₄ガ
スを用いたＲＩＥによって、コンタクトホ−ル側面にSi
N膜11を残すようにコンタクトホ−ル底面のSIN膜11に開
口を形成する。ここで誘電体膜11は第７の絶縁膜として
共用している。

【００９９】続いて、ホトレジストを除去後、Ti、Pt、
Auの積層膜をスパッタ法で成膜し、通常のホトレジスト
工程とイオンエッチング法で加工することによって上層
配線12を形成する(図10工程Ｄ参照)。次に、図11工程Ｅ
に示すように、ゲ−ト電極６の上部に幅：2.3μｍの開
口を有するホトレジスト13を誘電体膜11の表面に形成
し、このホトレジスト13をマスクとしてCF₄ガスを用い
たＲＩＥ法で誘電体膜11及び平坦化絶縁膜９をエッチン
グする。本実施例５では、工程の余裕をみて平坦化絶縁
膜９の残り膜厚が100ｎｍ以上となるようにＲＩＥを行
った。このときの3インチ径の基板面内での残り膜厚は1
00〜500ｎｍであった。

【０１００】続いて、バッファ−ド弗酸を用いて平坦化
絶縁膜９を第５の絶縁膜17の表面が露出するまで湿式エ
ッチングする。ここで、スパッタ蒸着SiNよりなる第５
の絶縁膜17のバッファ−ド弗酸によるエッチングレ−ト
は、平坦化絶縁膜９のエッチングレ−トの100分の1であ
り、エッチング停止層として働くため残り膜厚が均一に
なる。

【０１０１】続いて、CF₄ガスを用いたＲＩＥ法によっ
てホトレジスト13をマスクに第５の絶縁膜17に開口を形
成する。このとき、平坦化絶縁膜９の開口幅は、湿式エ
ッチングによって3.5μｍに広がったが、第５の絶縁膜1
7の開口幅はＲＩＥの異方性によって2.5μｍに抑えられ
る。このときの第１の絶縁膜４の残り膜厚は、3インチ
径の基板面内で250〜300ｎｍであった(図11工程Ｅ参
照)。

【０１０２】次に、ゲ−ト電極６の周辺の第１の絶縁膜
４をバッファ−ド弗酸を用いて湿式エッチング除去し、
ホトレジスト13を除去することで図11工程Ｆに示すＭＭ
ＩＣが得られる。SiO₂よりなる第１の絶縁膜４のエッチ
ングレ−トは6ｎｍ／秒、スパッタ蒸着SiNよりなる第５
の絶縁膜17、第６の絶縁膜18のエッチングレ−トは0.06
ｎｍ／秒であった。

【０１０３】第１の絶縁膜４の残り膜厚の最も厚い300
ｎｍの領域において、ゲ−ト電極６基部の第１の絶縁膜
４を除去するために必要なエッチング時間は約70秒であ
る。本実施例５では工程の余裕度をみて100％のオ−バ
−エッチングを行い、エッチング時間は140秒であっ
た。

【０１０４】140秒のエッチングに対するスパッタ蒸着S
iN膜の膜厚減少量は15ｎｍ以下であり、200ｎｍはマス
クとして充分な膜厚である。また、オ−ミック電極８の
側面は第５の絶縁膜17で保護されており、上層配線12も
誘電体膜11、第５の絶縁膜17、ホトレジスト13によって
保護されているため、オ−バ−エッチング率を充分にと
ってもバッファ−ド弗酸によって損傷を受けることがな
い。

【０１０５】このように本実施例６の製造法によれば、
湿式エッチングに対してエッチングレ−トの遅い第５の
絶縁膜17、誘電体膜11によってオ−ミック電極８及び上
層配線12を保護することによって、オ−ミック電極や上
層配線12に損傷を与えることなく、オ−バ−エッチング
率を充分にとってゲ−ト電極６基部の絶縁膜を除去する
ことができ、歩留まりが大きく向上する。また、オ−ミ
ック電極間隔の短縮も可能となり、ＭＭＩＣの小型化に
向けての設計自由度も向上する利点を有する。

【０１０６】

【発明の効果】以上説明したように、本発明によれば、
ＦＥＴの微細化に伴ってゲ−ト電極とソ−ス・ドレイン
電極との間隔も微少になっている場合に、異方性ドライ
エッチング法と併用しても湿式エッチング時のサイドエ
ッチングによって絶縁膜除去領域がソ−ス・ドレイン電
極であるオ−ミック電極や上層配線に達してしまうとい
うことがなくなり、電極及び電極端部の化合物半導体表
面がエッチングされ特性が劣化したり、上層配線のＴｉ
がエッチングされオ−ミック電極との接続不良や配線剥
がれが生じたりといった問題が解消できる効果を有す
る。

【０１０７】また、上記の問題を回避しようとしてエッ
チング時間を短くした場合でも、ゲ−ト電極庇下の絶縁
膜を十分に除去できずにゲ−ト・ドレイン間容量(Cgd)
の減少がなく、高周波特性の向上が不十分であったり、
ばらつくといった問題が解消できる効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例(実施例１)を説明するた
めの図であって、その主要工程Ａ〜Ｄからなる工程順断
面図。

【図２】図１に続く工程Ｅ〜Ｆからなる工程順断面図。

【図３】本発明の第２の実施例(実施例２)を説明するた
めの図であって、その主要工程Ａ〜Ｄからなる工程順断
面図。

【図４】本発明の第３の実施例(実施例３)を説明するた
めの図であって、その主要工程Ａ〜Ｄからなる工程順断
面図。

【図５】図４に続く工程Ｅ〜Ｆからなる工程順断面図。

【図６】本発明の第４の実施例(実施例４)を説明するた
めの図であって、その主要工程Ａ〜Ｄからなる工程順断
面図。

【図７】図６に続く工程Ｅ〜Ｆからなる工程順断面図。

【図８】本発明の第５の実施例(実施例５)を説明するた
めの図であって、その主要工程Ａ〜Ｅからなる工程順断
面図。

【図９】図８に続く工程Ｆ〜Ｈからなる工程順断面図。

【図１０】本発明の第６の実施例(実施例６)を説明する
ための図であって、その主要工程Ａ〜Ｄからなる工程順
断面図。

【図１１】図１０に続く工程Ｅ〜Ｆからなる工程順断面
図。

【図１２】従来の化合物半導体ＭＭＩＣの製造方法を説
明するための図であって、その主要工程Ａ〜Ｄからなる
工程順断面図。

【図１３】図１２に続く工程Ｅ〜Ｆからなる工程順断面
図。

【符号の説明】

１半絶縁性ＧａＡｓ基板２動作層３注入絶縁層４第１の絶縁膜５ホトレジスト６ゲ−ト電極７キャパシタ下部電極８オ−ミック電極９平坦化絶縁膜(第３の絶縁膜) １０ホトレジスト１１誘電体膜１２上層配線１３ホトレジスト１４第２の絶縁膜１５側壁(第４の絶縁膜) １６エッチング停止層膜１７第５の絶縁膜１８第６の絶縁膜１９ホトレジスト

Claims

【特許請求の範囲】

【請求項１】 (1)半導体基板上に第１の絶縁膜と第２
の絶縁膜を順次形成する工程、(2)ゲ−ト形成領域の第
２の絶縁膜及び第１の絶縁膜に開口部を形成する工程、
(3)前記開口部に断面がＴ字型のゲ−ト電極を形成する
工程、(4)Ｔ字型ゲ−ト電極の庇下部を除いた電界効果
トランジスタ形成領域内の第２の絶縁膜をエッチング除
去する工程、(5)ゲ−ト電極を含む基板全面を第３の絶
縁膜によって埋込み平坦化する工程、(6)ゲ−ト電極周
辺部の第３の絶縁膜をドライエッチング法によってエッ
チング除去する工程、(7)ゲ−ト電極周辺部の第３の絶
縁膜、第２の絶縁膜、第１の絶縁膜を湿式エッチング法
によってエッチング除去する工程、とを少なくとも含
み、かつ第２の絶縁膜の方が第１の絶縁膜及び第３の絶
縁膜よりも湿式エッチングにおいて高いエッチングレ−
トを有することを特徴とする半導体装置の製造方法。
【請求項２】 (1)半導体基板上に第１の絶縁膜と第２
の絶縁膜を順次形成する工程、(2)ゲ−ト形成領域の第
２の絶縁膜及び第１の絶縁膜に開口部を形成する工程、
(3)前記開口部側壁に第４の絶縁膜を形成する工程、(4)
前記側壁を形成した開口部に断面がＴ字型のゲ−ト電極
を形成する工程、(5)Ｔ字型ゲ−ト電極の庇下部を除い
た電界効果トランジスタ形成領域内の第２の絶縁膜をエ
ッチング除去する工程、(6)ゲ−ト電極を含む基板全面
を第３の絶縁膜によって埋込み平坦化する工程、(7)ゲ
−ト電極周辺部の第３の絶縁膜をドライエッチング法に
よってエッチング除去する工程、(8)ゲ−ト電極周辺部
の第４の絶縁膜、第３の絶縁膜、第２の絶縁膜、第１の
絶縁膜を湿式エッチング法によってエッチング除去する
工程、とを少なくとも含み、かつ第２の絶縁膜及び第４
の絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも湿
式エッチングにおいて高いエッチングレ−トを有するこ
とを特徴とする半導体装置の製造方法。
【請求項３】 (1)半導体基板の一主面に第１の開口部
を有する第１の絶縁膜を形成する工程、(2)前記第１の
開口部を埋め、かつ前記第１の絶縁膜上に張り出すＴ字
型ゲ−ト電極を形成する工程、(3)全面に第３の絶縁膜
を形成する工程、(4)前記第３の絶縁膜に、前記Ｔ字型
ゲ−ト電極の上面及び側面を露出する第２の開口を設け
る工程、(5)前記Ｔ字型ゲ−ト電極に接する領域の前記
第１の絶縁膜を除去する工程、とを含む半導体装置の製
造方法であって、少なくとも、前記Ｔ字型ゲ−トに隣接
する領域の第１の絶縁膜上に、前記第１の絶縁膜及び第
３の絶縁膜よりもドライエッチング法においてエッチン
グスレ−トの遅いエッチング停止層膜を設け、前記第２
の開口部を形成することを特徴とする半導体装置の製造
方法。
【請求項４】 (1)半導体基板上に第１の絶縁膜を形成
する工程、(2)ゲ−ト形成領域の第１の絶縁膜に開口部
を形成する工程、(3)前記開口部に断面がＴ字型のゲ−
ト電極を形成する工程、(4)ソ−ス・ドレイン形成領域
の第１の絶縁膜に開口部を形成し、前記開口内にオ−ミ
ック電極を形成する工程、(5)ゲ−ト電極、オ−ミック
電極を含む基板全面に第５の絶縁膜を形成する工程、
(6)基板全面を第３の絶縁膜によつて埋込み平坦化する
工程、(7)ゲ−ト電極周辺部の第３の絶縁膜と第５の絶
縁膜をドライエッチング法によってエッチング除去する
工程、(8)基板全面に第６の絶縁膜を形成する工程、(9)
ゲ−ト電極周辺部の第６の絶縁膜をドライエッチング法
によりエッチング除去する工程、(10)ゲ−ト電極周辺部
の第６の絶縁膜と第５の絶縁膜をマスクとして前記第１
の絶縁膜を湿式エッチング法によってエッチング除去す
る工程、とを少なくとも含み、かつ第５の絶縁膜、第６
の絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも湿
式エッチングにおけるエッチングレ−トが遅いことを特
徴とする半導体装置の製造方法。
【請求項５】(1)半導体基板上に第１の絶縁膜を形成す
る工程、(2)ゲ−ト形成領域の第１の絶縁膜に開口部を
形成する工程、(3)前記開口部に断面がＴ字型のゲ−ト
電極を形成する工程、(4)ソ−ス・ドレイン形成領域の
第１の絶縁膜に開口部を形成し、前記開口内にオ−ミッ
ク電極を形成する工程、(5)ゲ−ト電極、オ−ミック電
極を含む基板全面に第５の絶縁膜を形成する工程、(6)
基板全面を第３の絶縁膜によつて埋込み平坦化する工
程、(7)コンタクトホ−ルの底面を除く第５の絶縁膜の
表面に第７の絶縁膜を形成する工程、(8)ゲ−ト電極周
辺部の第７の絶縁膜、第３の絶縁膜、第５の絶縁膜、第
１の絶縁膜を湿式エッチング法によってエッチング除去
する工程、とを少なくとも含み、かつ第５の絶縁膜、第
７の絶縁膜の方が第１の絶縁膜及び第３の絶縁膜よりも
湿式エッチングにおいて遅いエッチングレ−トを有する
ことを特徴とする半導体装置の製造方法。