KR20150060417A - 고주파 소자 및 그 제조 방법 - Google Patents

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임종원
강동민
이종민
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Abstract

고주파 소자는 에피택셜 구조 상에 형성된 캡핑층; 상기 캡핑 층 상에 형성된 소스 및 드레인 전극; 상기 소스 및 드레인 전극과 상기 캡핑층의 전면을 따라 계단 형태로 형성된 다층 절연 패턴; 상기 다층 절연 패턴 및 상기 캡핑층을 관통하여 상기 에피택셜 구조와 접하는 T형 게이트; 및 상기 T형 게이트 및 상기 다층 절연 패턴의 전면을 따라 형성된 보호막을 포함한다.

Description

고주파 소자 및 그 제조 방법 {MICROWAVE DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자기기 및 그 제조 방법에 관한 것으로, 보다 상세히는 고주파 소자 및 그 제조 방법에 관한 것이다.
고주파 소자는 고주파수 대역 신호를 고속처리할 수 있는 소자로서, 예를 들어, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistors), 금속-반도체 전계효과 트랜지스터(MESFET: metal-semiconductor field effect transistor) 등이 고주파 소자로 사용된다.
이하, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 고주파 소자의 제조 방법 및 구조에 대해 살펴보도록 한다.
도 1a에 도시된 바와 같이, 기판(11) 상에 버퍼층(12), 채널층(13), 스페이서층(14) 및 쇼트키층(15)을 차례로 형성한다. 이어서, 쇼트키층(15) 상에 소스 및 드레인 전극(16)을 형성한 후, 실리콘 질화막(17)을 형성한다. 이어서, 실리콘 질화막(17)을 식각하여, 쇼트키층(15)을 노출시키는 트렌치(T)를 형성한다.
도 1b에 도시된 바와 같이, 트렌치(T)를 채우도록 실리콘 질화막(17) 상에 도전막을 형성한 후, 도전막을 식각하여 T형 게이트(18)를 형성한다.
도 1c에 도시된 바와 같이, T형 게이트(18) 및 실리콘 질화막(17)의 표면을 따라 실리콘 질화막(19)을 형성한다.
전술한 바와 같은 종래기술에 따르면, T형 게이트(18)가 두꺼운 실리콘 질화막(17) 상에 형성되며, T형 게이트(18)와 실리콘 질화막(17)이 직접 접촉된다. 여기서, 실리콘 질화막(17)은 상대적으로 유전 상수가 높은 물질이기 때문에, T형 게이트(18)와 소스 및 드레인 전극(16) 간에 높은 기생 캐패시턴스(parasitic capacitance)이 발생된다. 따라서, 고주파 특성이 저하되는 문제점이 유발된다. 또한, 좁은 폭의 트렌치 내에 도전막이 균일하게 증착되지 않기 때문에, T형 게이트(18)를 형성하는데 어려움이 있다. 또한, T형 게이트(18)와 소스 및 드레인 전극(16) 간에 높은 전기장이 발생하여 고주파 소자의 파괴 전압이 낮아지고, 소자의 신뢰도가 저하되는 문제점이 유발될 수 있다.
본 발명은 고주파 특성 및 신뢰도가 개선된 고주파 소자 및 제조 공정이 용이한 고주파 소자의 제조 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 고주파 소자는 에피택셜 구조 상에 형성된 캡핑층; 상기 캡핑 층 상에 형성된 소스 및 드레인 전극; 상기 소스 및 드레인 전극과 상기 캡핑층의 전면을 따라 계단 형태로 형성된 다층 절연 패턴; 상기 다층 절연 패턴 및 상기 캡핑층을 관통하여 상기 에피택셜 구조와 접하는 T형 게이트; 및 상기 T형 게이트 및 상기 다층 절연 패턴의 전면을 따라 형성된 보호막을 포함한다.
본 발명의 일 실시예에 따른 고주파 소자의 제조 방법은 에피택셜 구조 상에, 캡핑층을 형성하는 단계; 상기 캡핑 층 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극과 상기 캡핑층의 전면을 따라 계단 형태의 다층 절연 패턴을 형성하는 단계; 상기 캡핑층 및 상기 다층 절연 패턴을 관통하여 상기 에피택셜 구조와 접하는 T형 게이트를 형성하는 단계; 및 상기 T형 게이트 및 상기 다층 절연 패턴의 전면을 따라 보호막을 형성하는 단계를 포함한다.
T형 게이트와 소스 및 드레인 전극 간의 기생 캐패시턴스을 감소시키고, T형 게이트와 소스 및 드레인 전극 간에 발생하는 전기장을 완화하여, 파괴전압이 높은 전계효과형 고주파소자를 제조할 수 있다. 또한 고주파 소자의 신뢰도를 개선할 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 고주파 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 고주파 소자의 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 고주파 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 에피택셜 구조를 형성한다. 예를 들어, 에피택셜 구조는 기판(20) 및 기판(20) 상에 차례로 적층됨 버퍼층(21), 채널층(22), 스페이서층(23), 쇼트키층(24) 및 캡핑층(25)을 포함한다. 여기서, 기판(20)은 SiC 기판일 수 있다. 또한, 버퍼층(21)은 AlN을 포함하고, 채널층(22)은 언도프드 GaN을 포함하고, 쇼트키층(23)은 언도프드 AlGaN을 포함하고, 캡핑층(24)은 언도프드 GaN을 포함할 수 있다.
이어서, 캡핑층(25) 상에 소스 및 드레인 전극(26)을 형성한다. 여기서, 소스 전극과 드레인 전극은 소정 거리 이격되어 형성되며, 소스 전극과 드레인 전극 사이에 캡핑층(25)이 노출된다. 예를 들어, 에피택셜 구조 내에 이온주입으로 활성영역을 정의하고, 진공증착 장치를 이용하여 오믹 금속을 형성한 후 열처리 공정을 실시하여 소스 및 드레인 전극(26)을 형성할 수 있다. 오믹 금속은 납(Pd), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 또한, 열처리 공정은 800 내지 850℃의 온도에서 실시될 수 있다.
도 2b에 도시된 바와 같이, 소스 및 드레인 전극(26)이 형성된 캡핑층(25) 상에 계단 형태의 다층 절연 패턴(30)을 형성한다. 다층 절연 패턴(30)은 소스 및 드레인 전극(26)과 캡핑층(25)의 전면을 따라 계단 형태로 형성된다. 여기서, 다층 절연 패턴(30)은 차례로 적층된 제1 산화막(27), 질화막(28) 및 제2 산화막(29)을 포함할 수 있다.
본 발명의 일 실시예에 따른 다층 절연 패턴(30)의 형성 방법을 살펴보면 다음과 같다. 먼저, 소스 및 드레인 전극(26)과 캡핑층(25)의 전면을 따라 제1 산화막(27)을 형성한다. 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 250 내지 300Å 두께의 제1 산화막(27)을 형성한다. 제1 산화막(27)은 실리콘 산화막(SiO2)을 포함할 수 있다. 이어서, 제1 산화막(27) 상에 포토레지스트 패턴(미도시됨)을 형성한 후, 이를 식각베리어로 제1 산화막(27)을 건식식각한다. 이를 통해, 소스 및 드레인 전극(26)과 캡핑층(25)의 일부를 덮는 제1 폭(W1)의 제1 산화막(27)이 형성된다.
이어서, 제1 산화막(27) 및 캡핑층(25)의 전면을 따라 질화막(28)을 형성한다. 예를 들어, PECVD 방식으로 250 내지 350℃의 온도에서 450 내지 550Å 두께의 질화막(28)을 형성한다. 여기서, 하부에 형성된 제1 산화막(27)의 높낮이가 질화막(28)의 표면에 그대로 전사되며, 질화막(28)은 표면에 계단 형태의 단차를 갖는다.
이어서, 질화막(28) 상에 제2 산화막(29)을 형성한다. 예를 들어, 240 내지 280℃의 온도에서 250 내지 350Å 두께의 산화막(29)을 형성한다. 여기서, 제2 산화막(29)은 질화막(28)의 표면을 따라 형성되므로, 제2 산화막(29) 역시 표면에 계단 형태의 단차를 갖는다.
이어서, 제2 산화막(29)을 패터닝한다. 예를 들어, 제2 산화막(29) 상에 포토레지스트 패턴(미도시됨)을 형성한다. 여기서, 포토레지스트 패턴은 소스 및 드레인 전극(26)과 제1 산화막(27)을 덮고, 제1 산화막(27) 보다 넓은 폭을 갖도록 형성된다. 이어서, 전자선 리소그라피 방식으로 제2 산화막(29)을 건식 식각한다. 이를 통해, 소스 및 드레인 전극(26), 제1 산화막(27)을 덮고, 질화막을 일부 덮는 제2 폭(W2)의 제2 산화막(29)이 형성된다. 여기서, 제2 폭(W2)은 제1 폭(W1)에 비해 큰 값을 갖는다.
이로써, 다양한 폭을 갖는 제1 산화막(27), 질화막(28) 및 제2 산화막(29)을 포함하는 다층 절연 패턴(30)이 형성된다. 이와 같이, 제1 산화막(27), 질화막(28) 및 제2 산화막(29)을 다양한 폭으로 패터닝함으로써, 계단 형태의 다층 절연 패턴(30)을 용이하게 형성할 수 있다.
도 2c에 도시된 바와 같이, 다층 절연 패턴(30) 상에 T형 개구부(OP)를 갖는 몰드 패턴(31)을 형성한다. 여기서, T형 개구부는 소스 전극과 드레인 전극의 사이에 위치되며, 다층 절연 패턴(30), 예를 들어, 질화막(28)을 노출시키도록 형성된다. 예를 들어, PMMA(polymethylmethacrylate)를 포함하고 4500 내지 5500Å의 두께를 갖는 제1 감광막, 코-폴리머(co-polymer)를 포함하고 7500 내지 8500Å의 두께를 갖는 제2 감광막 및 PMMA를 포함하고 2500 내지 3500Å의 두께를 갖는 제3 감광막이 차례로 적층된 감광막을 형성한다. 이어서, 전자선 리소그라피 방식으로 감광막을 1차 식각하여 제3 폭(W3)의 헤드부와 제4 폭(W4)의 테일부를 포함하는 T형 개구부(OP)를 형성한다. 여기서, 테일부는 헤드부의 하부에 연결되며, 제3 폭(W3)은 제4 폭(W4)에 비해 큰 값을 갖는다. 이어서, 산소 플라즈마를 이용하여 감광막을 2차 식각하여, 테일부의 상부 폭을 증가시킨다. 이와 같이, PMMA와 코-폴리머를 조합하여 감광막을 형성함으로써, T형 개구부(OP)를 용이하게 형성할 수 있다. 또한, 테일부의 상부 폭을 용이하게 증가시킬 수 있다.
도 2d에 도시된 바와 같이, T형 개구부를 통해 다층 절연 패턴(30) 및 캡핑층(25)을 식각하여, 에피택셜 구조를 노출시킨다. 예를 들어, SF6 분위기에서 ICP(Inductively coupled plasma) 방식으로 질화막(28)을 등방성 식각하여, T형 개구부(OP)와 연결된 언더 컷(UC)을 형성한다. 이어서, BCl3 및 Cl2 분위기에서 ICP 방식으로 캡핑층(25)을 건식 식각하여 쇼트키층(24)을 노출시킨다. 이를 통해, T형 개구부(OP)는 질화막(28) 및 캡핑층(25)을 관통하도록 하부로 확장된다. 또한, T형 개구부(OP)는 질화막(27)을 관통하는 영역에서 제5 폭(W5)을 갖고, 캡핑층(25)을 관통하는 영역에서 제6 폭(W6)을 갖는다. 제5 폭(W5)은 제6 폭(W6)에 비해 큰 값을 갖는다.
도 2e에 도시된 바와 같이, T형 개구부(OP) 내에 T형 게이트(32)를 형성한 후, 몰드 패턴(31)을 제거한다. 예를 들어, 진공 증착 방식으로, T형 개구부(OP) 내에 납(Pd)을 포함하는 제1 도전막, 티타늄(Ti)을 포함하는 제2 도전막, 백금(Pt)을 포함하는 제3 도전막 및 금(Au)을 포함하는 제4 도전막을 차례로 형성한다. 이때, T형 개구부(OP)의 테일부가 상부로 갈수록 넓은 폭을 가지므로, T형 개구부(OP) 내에 도전막을 용이하게 증착할 수 있다. 이를 통해, 제3 폭(W3)의 헤드부와 제4 폭(W4)의 테일부를 포함하는 T형 게이트(32)가 형성된다.
참고로, 질화막(27)을 식각하여 형성된 언더 컷(UC)은 미세한 폭을 가지므로, 언더 컷(UC) 내에는 도전막이 증착되지 않는다. 따라서, T형 게이트(32)와 질화막(28)은 접촉되지 않는다.
도 2f에 도시된 바와 같이, T형 게이트(32) 및 다층 절연 패턴(30)의 전면을 따라 보호막(33)을 형성한다. 여기서, 보호막(33)은 언더 컷(UC)을 채우면서 형성될 수 있다. 예를 들어, ALD(Atomic Layer Deposition) 방식으로 알루미늄 산화막(Al2O3)을 포함하는 보호막(33)을 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 갈륨 나이트라이드 고전자 이동도 트랜지스터(GaN HENT), 금속-반도체 전계효과 트랜지스터(MESFET) 등의 전계효과형 고주파 소자를 제조할 수 있다. 여기서, 다층 절연 패턴(30)은 산화막이 질화막이 교대로 적층된 구조를 가지므로, 종래에 비해 T형 게이트(32)와 소스 및 드레인 전극(26)의 사이에 개재된 질화막의 두께를 감소시킬 수 있다. 따라서, T형 게이트(32)와 소스 및 드레인 전극(26) 간의 기생 전기용량을 감소시킬 수 있다. 또한, T형 게이트 전극(32)과 소스 및 드레인 전극(26) 사이에 발생하는 전기장을 완화하여, 파괴전압이 높은 전계효과형 고주파소자를 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 버퍼층
22: 채널층 23: 스페이서층
24: 쇼트키층 25: 캡핑층
26: 소스 및 드레인 전극 27: 제1 산화막
28: 질화막 29: 제2 산화막
30: 다층 절연 패턴 31: 몰드 패턴
32: T형 게이트 OP: T형 개구부

Claims (15)

  1. 에피택셜 구조 상에 형성된 캡핑층;
    상기 캡핑 층 상에 형성된 소스 및 드레인 전극;
    상기 소스 및 드레인 전극과 상기 캡핑층의 전면을 따라 계단 형태로 형성된 다층 절연 패턴;
    상기 다층 절연 패턴 및 상기 캡핑층을 관통하여 상기 에피택셜 구조와 접하는 T형 게이트; 및
    상기 T형 게이트 및 상기 다층 절연 패턴의 전면을 따라 형성된 보호막
    을 포함하는 고주파 소자.
  2. 제1항에 있어서,
    상기 T형 게이트는 헤드부 및 상기 헤드부와 연결되고 상기 헤드부 보다 좁은 폭을 갖는 테일부를 포함하고, 상기 테일부는 하부로 갈수록 폭이 좁아지는
    고주파 소자.
  3. 제1항에 있어서,
    상기 에피택셜 구조는 기판 및 상기 기판 상에 차례로 적층된 버퍼층, 채널층 및 쇼트키층을 포함하는
    고주파 소자.
  4. 제3항에 있어서,
    상기 기판은 SiC 기판이고, 상기 버퍼층은 AlN을 포함하고, 상기 채널층은 언도프드 GaN을 포함하고, 상기 쇼트키층은 언도프드 AlGaN을 포함하고, 상기 캡핑층은 언도프드 GaN을 포함하고, 상기 소스 및 드레인 전극은 오믹 금속을 포함하는
    고주파 소자.
  5. 제1항에 있어서,
    상기 다층 절연 패턴은 차례로 적층된 제1 산화막, 질화막 및 제2 산화막을 포함하는
    고주파 소자.
  6. 제1항에 있어서,
    상기 보호막은 알루미늄 산화막(Al2O3)을 포함하는
    고주파 소자.
  7. 에피택셜 구조 상에, 캡핑층을 형성하는 단계;
    상기 캡핑 층 상에 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극과 상기 캡핑층의 전면을 따라 계단 형태의 다층 절연 패턴을 형성하는 단계;
    상기 캡핑층 및 상기 다층 절연 패턴을 관통하여 상기 에피택셜 구조와 접하는 T형 게이트를 형성하는 단계; 및
    상기 T형 게이트 및 상기 다층 절연 패턴의 전면을 따라 보호막을 형성하는 단계
    를 포함하는 고주파 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 다층 절연 패턴을 형성하는 단계는,
    상기 소스 및 드레인 전극과 상기 캡핑층을 일부 덮는 제1 산화막을 형성하는 단계;
    상기 캡핑층 및 상기 제1 산화막의 전면을 따라 질화막을 형성하는 단계;
    상기 질화막의 전면을 따라 제2 산화막을 형성하는 단계; 및
    상기 질화막이 노출되도록 상기 제2 산화막을 일부 식각하는 단계
    를 더 포함하는 고주파 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 T형 게이트를 형성하는 단계는,
    상기 다층 절연 패턴 상에, T형의 개구부를 갖는 몰드 패턴을 형성하는 단계;
    상기 에피택셜 구조가 노출되도록, 상기 T형 개구부를 통해 상기 다층 절연 패턴 및 상기 캡핑층을 식각하는 단계; 및
    상기 T형 개구부 내에 상기 T형 게이트를 형성하는 단계를 포함하는
    고주파 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 몰드 패턴을 형성하는 단계는,
    상기 다층 절연 패턴 상에 감광막을 형성하는 단계;
    전자선 리소그라피 방식으로 상기 감광막을 식각하여, 헤드부 및 상기 헤드부와 연결되고 상기 헤드부 보다 좁은 폭을 갖는 테일부를 포함하는 상기 T형 개구부를 형성하는 단계; 및
    상기 테일부의 상부 폭을 증가시키도록, 산소 플라즈마 방식으로 상기 감광막을 등방 식각하는 단계를 포함하는
    고주파 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 감광막을 형성하는 단계는,
    PMMA(polymethylmethacrylate)를 포함하는 제1 감광막을 형성하는 단계;
    상기 제1 감광막 상에 코-폴리머를 포함하는 제2 감광막을 형성하는 단계; 및
    제2 감광막 상에 PMMA를 포함하는 제2 감광막을 형성하는 단계를 포함하는
    고주파 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 다층 절연 패턴 및 상기 캡핑층을 식각하는 단계는,
    SF6 분위기에서 ICP(Inductively coupled plasma) 방식으로 상기 다층 절연 패턴을 등방성 식각하여, 상기 T형 개구부와 연결된 언더 컷을 형성하는 단계; 및
    BCl3 및 Cl2 분위기에서 ICP 방식으로 상기 캡핑층을 건식 식각하는 단계를 포함하는
    고주파 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 T형 게이트를 형성하는 단계는,
    납(Pd)을 포함하는 제1 도전막, 티타늄(Ti)을 포함하는 제2 도전막, 백금(Pt)을 포함하는 제3 도전막 및 금(Au)을 포함하는 제4 도전막을 차례로 형성하는
    고주파 소자의 제조 방법.
  14. 제9항에 있어서,
    상기 T형 게이트를 형성한 후, 상기 몰드 패턴을 제거하는 단계
    를 더 포함하는 고주파 소자의 제조 방법.
  15. 제7항에 있어서,
    상기 보호막을 형성하는 단계는,
    ALD(Atomic Layer Deposition) 방식으로 알루미늄 산화막(Al2O3)을 포함하는 상기 보호막을 형성하는
    고주파 소자의 제조 방법.
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