JP2014222724A - 窒化物半導体を用いたトランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】ゲート−ソース間容量の増大を抑えつつ、ゲート−ドレイン間容量を低減して利得の向上を図ることができる窒化物半導体を用いたトランジスタおよびその製造方法を提供する。【解決手段】ゲート電極８上に絶縁膜層９を介して形成されたＳＦＰ１０を備え、絶縁膜層９を、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚ｄ２が、ゲート電極８とドレイン電極７の間の部分（膜厚ｄ１）よりも厚くなるよう構成する。【選択図】図１
Description
この発明は、ＧａＮに代表される窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ；Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関する。
例えば、非特許文献１には、ソースフィールドプレート（以下ＳＦＰと記載する）構造を有するＧａＮ ＨＥＭＴが開示されている。文献１の図１に記載されるように、従来のＧａＮ ＨＥＭＴの構造においては、チャネル層（ＧａＮ ｂｕｆｆｅｒ）上にスペーサ層（ＡｌＮ）、バリア層（ＡｌＧａＮ）が結晶成長されており、バリア層の上に窒化膜（Ｓｉ３Ｎ４）が形成されている。なお、この図１にはスペーサ層（ＡｌＮ）が挿入されているが、仮にスペーサ層がなかったとしても、従来構造を説明する上で問題はない。
また、文献１の図１に示すようにゲート電極上の窒化膜（Ｓｉ３Ｎ４）の上層にソースに接続する金属膜が形成されており、このような構造をＳＦＰ構造と呼び、この金属膜がＳＦＰと呼ばれている。なお、従来のＧａＮ ＨＥＭＴの特徴としては、このＳＦＰ下の窒化膜の厚さが均一である。
ＧａＮ ＨＥＭＴは、高周波増幅器やパワースイッチ回路に用いられる。これら増幅器やスイッチ回路の効率を上げるためには、ＧａＮ ＨＥＭＴの利得を向上させる必要がある。利得は、相互コンダクタンス（ｇｍ）／ゲート−ドレイン間容量（Ｃｇｄ）で表すことができるため、利得の向上にはＣｇｄを低減しなければならない。このＣｇｄを低減する構造としてＳＦＰ構造がよく採用されている。
Ｙ．−Ｆ．Ｗｕ， Ｍ．Ｍｏｏｒｅ， Ｔ．Ｗｉｓｌｅｄｅｒ， Ｕ．Ｋ．Ｍｉｓｈｒａ ａｎｄ Ｐ．Ｐａｒｉｋｈ， "Ｆｉｅｌｄ−ｐｌａｔｅｄ ＧａＮ ＨＥＭＴｓ ａｎｄ Ａｍｐｌｉｆｉｅｒｓ"， Ｃｏｍｐｏｕｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｓｙｍｐｏｓｉｕｍ ２００５ ＩＥＥＥ ｐｐ．１７０−１７２．
従来のＧａＮ ＨＥＭＴにおいては、ＳＦＰ構造によるＣｇｄの低減効果を増大させるためにゲート上の絶縁膜の膜厚ｄ１を薄くすると、ゲートとＳＦＰとの間の距離が短くなり、ゲート−ソース間容量Ｃｇｓが増大するという課題があった。
図１１は、従来のＳＦＰ構造を有したＧａＮ ＨＥＭＴの断面図である。図１１に示すように、従来のＧａＮ ＨＥＭＴでは、基板１００上に、バッファ層１０１、チャネル層１０２およびバリア層１０３がこの順で形成され、バリア層１０３上で絶縁膜層１０４を挟むようにソース電極１０５およびドレイン電極１０６が形成されている。
また、ソース電極１０５とドレイン電極１０６に挟まれた絶縁膜層１０４には、これを貫通してバリア層１０３に接触するゲート電極１０７が設けられており、このゲート電極１０７上に絶縁膜層１０８が形成され、さらに絶縁膜層１０８上にＳＦＰ１０９が形成されている。従来では、ソース−ゲート間、ゲート上、ゲート−ドレイン間における絶縁膜層１０８の膜厚はｄ１であり、均一な膜厚になっている。
また、ソース電極１０５とドレイン電極１０６に挟まれた絶縁膜層１０４には、これを貫通してバリア層１０３に接触するゲート電極１０７が設けられており、このゲート電極１０７上に絶縁膜層１０８が形成され、さらに絶縁膜層１０８上にＳＦＰ１０９が形成されている。従来では、ソース−ゲート間、ゲート上、ゲート−ドレイン間における絶縁膜層１０８の膜厚はｄ１であり、均一な膜厚になっている。
ＳＦＰ構造においては、ゲート電極１０７から２次元電子ガス（チャネル層１０２とバリア層１０３との間に存在する高濃度電子）に向かう電気力線がＳＦＰによって遮断される。このため、ゲート−ドレイン間容量Ｃｇｄを低減することができる。このＣｇｄをできるだけ小さくするため、絶縁膜層１０８の膜厚ｄ１を薄くしてＳＦＰ１０９による電気力線の遮断効果を高める必要がある。
しかしながら、従来では、絶縁膜層１０８が、ソース−ゲート間、ゲート上、ゲート−ドレイン間の全てで均一な膜厚ｄ１であるため、膜厚ｄ１を小さくしていくと、ゲート−ドレイン間容量Ｃｇｄが低減する反面、ゲートとＳＦＰとの距離も近くなるため、ゲート−ソース間容量Ｃｇｓが増大してしまう。
しかしながら、従来では、絶縁膜層１０８が、ソース−ゲート間、ゲート上、ゲート−ドレイン間の全てで均一な膜厚ｄ１であるため、膜厚ｄ１を小さくしていくと、ゲート−ドレイン間容量Ｃｇｄが低減する反面、ゲートとＳＦＰとの距離も近くなるため、ゲート−ソース間容量Ｃｇｓが増大してしまう。
この発明は、上記のような課題を解決するためになされたもので、ゲート−ソース間容量の増大を抑えつつ、ゲート−ドレイン間容量を低減して利得の向上を図ることができる窒化物半導体を用いたトランジスタおよびその製造方法を得ることを目的とする。
この発明に係る窒化物半導体を用いたトランジスタは、電子が走行するチャネル層と、チャネル層の上部に設けられ、当該チャネル層内に２次元電子ガスを形成する、Ｉｎ、Ａｌ、Ｇａの少なくとも一つおよびＮを含むバリア層とを備える、高電子移動度トランジスタ構造を有したトランジスタにおいて、ゲート電極上に絶縁膜層を介して形成されたソースフィールドプレートを備え、絶縁膜層を、ソース電極とゲート電極の間およびゲート電極上の部分の膜厚が、ゲート電極とドレイン電極の間の部分よりも厚くなるよう構成したことを特徴とする。
この発明によれば、ゲート−ソース間容量の増大を抑えつつ、ゲート−ドレイン間容量を低減して利得の向上を図ることができるという効果がある。
実施の形態１．
図１は、この発明の実施の形態１に係るＧａＮ ＨＥＭＴの断面図である。図１に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９およびＳＦＰ１０を備えて構成される。なお、実際には、素子分離領域および配線などがあるが、この発明の特徴部分とは関連がないため、図１において記載を省略している。また、この発明に係るＧａＮ ＨＥＭＴは、単体の増幅器として利用されるが、モノシリックマイクロ波集積回路（ＭＭＩＣ）を構成するトランジスタにも適用可能である。
図１は、この発明の実施の形態１に係るＧａＮ ＨＥＭＴの断面図である。図１に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９およびＳＦＰ１０を備えて構成される。なお、実際には、素子分離領域および配線などがあるが、この発明の特徴部分とは関連がないため、図１において記載を省略している。また、この発明に係るＧａＮ ＨＥＭＴは、単体の増幅器として利用されるが、モノシリックマイクロ波集積回路（ＭＭＩＣ）を構成するトランジスタにも適用可能である。
基板１は、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ基板などが用いられる。特に、熱伝導率の良好な半絶縁性ＳｉＣ基板が一般的に利用されるが、半導体基板として非常に一般的なＳｉ基板も価格が安いため、よく用いられている。
バッファ層２は、基板１とチャネル層３の間に挿入される層であり、チャネル層３の結晶性を向上させること、および電子をチャネルに閉じ込めることを目的として、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮおよびこれらの超格子などの様々な構造が用いられる。
バッファ層２は、基板１とチャネル層３の間に挿入される層であり、チャネル層３の結晶性を向上させること、および電子をチャネルに閉じ込めることを目的として、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮおよびこれらの超格子などの様々な構造が用いられる。
チャネル層３は、トランジスタ動作に必要な電子（電流）が流れる層である。典型的なチャネル層はＧａＮ層であるが、ＩｎＧａＮ、ＡｌＧａＮやこれらの多層構造も使うことができる。
バリア層４は、ＡｌＧａＮ単層がよく用いられるが、これ以外にも組成、層厚、不純物濃度の異なる複数のＡｌＧａＮ、ＡｌＧａＮとＧａＮまたはＡｌＮとの組み合わせであっても、この発明の効果は得られる。
また、チャネル層３とバリア層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。基板１からバリア層４に至る構造のいかなるものでも、この発明に適用できる。
バリア層４は、ＡｌＧａＮ単層がよく用いられるが、これ以外にも組成、層厚、不純物濃度の異なる複数のＡｌＧａＮ、ＡｌＧａＮとＧａＮまたはＡｌＮとの組み合わせであっても、この発明の効果は得られる。
また、チャネル層３とバリア層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。基板１からバリア層４に至る構造のいかなるものでも、この発明に適用できる。
絶縁膜層５は、バリア層４上に形成され、バリア層４の表面におけるトラップ数を抑制する役割を有している。この絶縁膜層５は、材料としてＳｉＮだけでなく、ＳｉＯなどのドナーとして機能するＳｉを含む絶縁膜であればよい。Ｓｉを含んでいればドナーとしてバリア層４に電子を供給してバリア層４の表面上のトラップ数を減らすことができる。
ソース電極６およびドレイン電極７は、チャネル層３内の電流（電子）をＨＥＭＴの外に取り出す電極である。このため、電極と２次元電子ガスの間に抵抗ができるだけ少なくなるように形成される。なお、２次元電子ガスは、チャネル層３に形成されている。
また、図１では、ソース電極６およびドレイン電極７がバリア層４に接するように形成された例を示したが、直接２次元電子ガスに接するように形成してもよい。さらに、ソース電極６とドレイン電極７の下側にはｎ＋領域を形成してもよい。
また、図１では、ソース電極６およびドレイン電極７がバリア層４に接するように形成された例を示したが、直接２次元電子ガスに接するように形成してもよい。さらに、ソース電極６とドレイン電極７の下側にはｎ＋領域を形成してもよい。
ゲート電極８は、バリア層４とショットキー接触する金属を含むように形成され、ゲート電極８の下側の２次元電子ガス濃度を制御することでトランジスタ動作が実現される。
図１において、ゲート電極８は絶縁膜層５上にせり出した構造を有しており、この構造をゲートフィールドプレート（以下、ＧＦＰと記載する）構造と呼ぶ。このＧＦＰ構造によりバリア層４の表面に電界が集中することを緩和できる。
図１において、ゲート電極８は絶縁膜層５上にせり出した構造を有しており、この構造をゲートフィールドプレート（以下、ＧＦＰと記載する）構造と呼ぶ。このＧＦＰ構造によりバリア層４の表面に電界が集中することを緩和できる。
絶縁膜層９は、ソース電極６とドレイン電極７の間のゲート電極８および絶縁膜層９の上層に形成されて、ゲート電極８の保護膜として機能するとともに、絶縁膜層９の上部に形成されるＳＦＰ１０によってゲート電極８と２次元電子ガスの間の電気力線を遮断する効果を増減させる機能を有する。ここで、ＳＦＰ１０は、ゲート電極８上に絶縁膜層９を介して形成され、ソース電極６と接続している金属層である。
また、絶縁膜層９において、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚をｄ２とし、ゲート電極８とドレイン電極７の間の部分の膜厚をｄ１した場合に、この発明では、ｄ２＞ｄ１の関係となることを特徴とする。
なお、絶縁膜層９は、ＳｉＮの絶縁膜もしくはＳｉＮよりも低誘電率の絶縁膜であれば、この発明の効果が得られる。
また、絶縁膜層９において、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚をｄ２とし、ゲート電極８とドレイン電極７の間の部分の膜厚をｄ１した場合に、この発明では、ｄ２＞ｄ１の関係となることを特徴とする。
なお、絶縁膜層９は、ＳｉＮの絶縁膜もしくはＳｉＮよりも低誘電率の絶縁膜であれば、この発明の効果が得られる。
次に、実施の形態１に係るＧａＮ ＨＥＭＴの構造によりゲート−ソース間容量の増大を抑えつつ、ゲート−ドレイン間容量を低減できる原理について説明する。
上述したように、ＧａＮ ＨＥＭＴの利得を向上させるためには、ゲート−ドレイン間容量Ｃｇｄを減らす必要がある。Ｃｇｄは、ゲート電極から２次元電子ガスへ伸びる電気力線によって定義され、電気力線の本数が多いほど大きくなる。
このため、図１１に示す従来のＳＦＰ構造では、絶縁膜層１０８の膜厚ｄ１を薄くすることで、金属のＳＦＰ１０によって電気力線を遮断し、Ｃｇｄを低減している。
上述したように、ＧａＮ ＨＥＭＴの利得を向上させるためには、ゲート−ドレイン間容量Ｃｇｄを減らす必要がある。Ｃｇｄは、ゲート電極から２次元電子ガスへ伸びる電気力線によって定義され、電気力線の本数が多いほど大きくなる。
このため、図１１に示す従来のＳＦＰ構造では、絶縁膜層１０８の膜厚ｄ１を薄くすることで、金属のＳＦＰ１０によって電気力線を遮断し、Ｃｇｄを低減している。
しかしながら、従来の構造においては、ソース電極１０５とゲート電極１０７の間、ゲート電極１０７上、ゲート電極１０７とドレイン電極１０６の間の全ての領域で絶縁膜層１０８の膜厚ｄ１が一定である。このため、Ｃｇｄを低減させるために膜厚ｄ１を薄くすると、ゲート電極１０７上の膜厚ｄ１も薄くなり、ゲート電極１０７とＳＦＰ１０９の間の距離が狭くなって、結果的にゲート−ソース間容量Ｃｇｓが増大してしまう。
そこで、この発明では、図１に示すように、絶縁膜層９を、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚ｄ２が、ゲート電極８とドレイン電極７の間の部分（膜厚ｄ１）よりも厚くなるよう構成している。
このように構成することで、ゲート電極８とドレイン電極７の間の部分（膜厚ｄ１）が薄いためにＣｇｄが低減され、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚ｄ２が厚いことから、Ｃｇｓの増大も抑えることができる。
このように構成することで、ゲート電極８とドレイン電極７の間の部分（膜厚ｄ１）が薄いためにＣｇｄが低減され、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚ｄ２が厚いことから、Ｃｇｓの増大も抑えることができる。
この原理をデバイスシミュレーションで検証した結果について説明する。
図２は、実施の形態１に係るＧａＮ ＨＥＭＴの構造と従来の構造における、ゲート−ドレイン間容量Ｃｇｄの膜厚ｄ１依存性のシミュレーション結果を示すグラフである。
また、図３は、実施の形態１に係るＧａＮ ＨＥＭＴの構造と従来の構造における、ゲート−ソース間容量Ｃｇｓの膜厚ｄ１依存性のシミュレーション結果を示すグラフである。
図２および図３では、図１に示した本発明の構造（丸形プロットａ）と図１１に示した従来の構造（四角形プロットｂ）とにおいて、ドレイン電流を５０ｍＡ／ｍｍ、ドレイン電圧を３０Ｖとしたときの小信号等価回路パラメータを計算している。
バリア層４の層厚を２０ｎｍ、Ａｌ組成を０．２３（分極；８．２６Ｅ１２ｃｍ−３）とした場合における、Ｃｇｄの膜厚ｄ１依存性を図２に示しており、Ｃｇｓの膜厚ｄ１依存性を図３に示している。なお、本発明の構造において、膜厚ｄ２を２００ｎｍに固定している。
図２は、実施の形態１に係るＧａＮ ＨＥＭＴの構造と従来の構造における、ゲート−ドレイン間容量Ｃｇｄの膜厚ｄ１依存性のシミュレーション結果を示すグラフである。
また、図３は、実施の形態１に係るＧａＮ ＨＥＭＴの構造と従来の構造における、ゲート−ソース間容量Ｃｇｓの膜厚ｄ１依存性のシミュレーション結果を示すグラフである。
図２および図３では、図１に示した本発明の構造（丸形プロットａ）と図１１に示した従来の構造（四角形プロットｂ）とにおいて、ドレイン電流を５０ｍＡ／ｍｍ、ドレイン電圧を３０Ｖとしたときの小信号等価回路パラメータを計算している。
バリア層４の層厚を２０ｎｍ、Ａｌ組成を０．２３（分極；８．２６Ｅ１２ｃｍ−３）とした場合における、Ｃｇｄの膜厚ｄ１依存性を図２に示しており、Ｃｇｓの膜厚ｄ１依存性を図３に示している。なお、本発明の構造において、膜厚ｄ２を２００ｎｍに固定している。
図２に示すように、絶縁膜層９，１０８の膜厚ｄ１を薄くすると、本発明の構造および従来の構造でともにＣｇｄが減少している。
しかしながら、従来の構造では、ソース電極１０５とゲート電極１０７の間およびゲート電極１０７上の部分における絶縁膜層１０８の膜厚もｄ１であるため、ゲート電極１０７とＳＦＰ１０９の間の距離が狭くなり、図３において四角形プロットｂで示すように、膜厚ｄ１の減少に伴い、ゲート−ソース間容量Ｃｇｓが増大している。
しかしながら、従来の構造では、ソース電極１０５とゲート電極１０７の間およびゲート電極１０７上の部分における絶縁膜層１０８の膜厚もｄ１であるため、ゲート電極１０７とＳＦＰ１０９の間の距離が狭くなり、図３において四角形プロットｂで示すように、膜厚ｄ１の減少に伴い、ゲート−ソース間容量Ｃｇｓが増大している。
一方、本発明の構造においては、ゲート電極８とドレイン電極７の間における絶縁膜層９の膜厚ｄ１を薄くしてもソース電極６とゲート電極８の間およびゲート電極８上の部分における絶縁膜層９の膜厚がｄ１よりも厚いｄ２である。これにより、ゲート電極８とＳＦＰ１０の間の距離が狭くなることがなく、図３において丸形プロットａで示すように、従来の構造に比べてＣｇｓの増大が抑えられている。
図４は、実施の形態１に係るＧａＮ ＨＥＭＴの構造における内部ゲート−ソース間容量Ｃｇｓ＿ｉｎと外部ゲート−ソース間容量Ｃｇｓ＿ｅｘとの関係を示す図である。図４に示すように、ゲート−ソース間容量Ｃｇｓは、内部ゲート−ソース間容量Ｃｇｓ＿ｉｎと外部ゲート−ソース間容量Ｃｇｓ＿ｅｘに分離される。ここで、Ｃｇｓは、下記式（１）で表すことができる。
Ｃｇｓ＝Ｃｇｓ＿ｉｎ＋Ｃｇｓ＿ｅｘ ・・・（１）
Ｃｇｓ＝Ｃｇｓ＿ｉｎ＋Ｃｇｓ＿ｅｘ ・・・（１）
なお、内部ゲート−ソース間容量Ｃｇｓ＿ｉｎは、図４に示すようにゲート電極８の下部の容量であり、ＳＦＰ１０の構造パラメータ（ＬＳＦＰ，εｂ，ｄ２）に影響しない容量である。なお、ＬＳＦＰはゲート電極８上のＳＦＰ１０の長さ、εｂは絶縁膜層９の誘電率であって、ｄ２が絶縁膜層９のゲート電極８の上部における膜厚である。
一方、外部ゲート−ソース間容量Ｃｇｓ＿ｅｘは、図４に示すようにゲート電極８の上部の容量であり、上述のＳＦＰ１０の構造パラメータ（ＬＳＦＰ，εｂ，ｄ２）によって下記式（２）のように表される。
Ｃｇｓ＿ｅｘ＝εｂ・ＬＳＦＰ／ｄ２ ・・・（２）
Ｃｇｓ＿ｅｘ＝εｂ・ＬＳＦＰ／ｄ２ ・・・（２）
図３で示した計算結果において、従来の構造よりも本発明の構造の方がＣｇｓの増大が抑えられていたのは、ｄ２が従来の構造よりも本発明の構造の方が厚いためである。
また、高周波特性の指標となる遮断周波数ｆｔは、下記式（３）の近似式で表される。
ＳＦＰ１０がないとき、Ｃｇｓ＿ｅｘ＝０となるため、ＳＦＰ１０がないときの遮断周波数ｆｔ０は、下記式（４）で表される。
ｆｔ＝ｇｍ／２π（Ｃｇｓ＿ｉｎ＋Ｃｇｓ＿ｅｘ） ・・・（３）
ｆｔ０＝ｇｍ／２πＣｇｓ＿ｉｎ ・・・（４）
また、高周波特性の指標となる遮断周波数ｆｔは、下記式（３）の近似式で表される。
ＳＦＰ１０がないとき、Ｃｇｓ＿ｅｘ＝０となるため、ＳＦＰ１０がないときの遮断周波数ｆｔ０は、下記式（４）で表される。
ｆｔ＝ｇｍ／２π（Ｃｇｓ＿ｉｎ＋Ｃｇｓ＿ｅｘ） ・・・（３）
ｆｔ０＝ｇｍ／２πＣｇｓ＿ｉｎ ・・・（４）
例えば、ＳＦＰ１０がない構造におけるｆｔ０に対してＳＦＰ構造のｆｔの劣化を１０％以内に抑えるためには、下記式（５）を満たさなければならない。このとき、ＳＦＰ１０の構造パラメータ（ＬＳＦＰ，εｂ，ｄ２）は、下記式（６）を満たせばよい。
なお、これまで本発明の構造は、ｄ２＞ｄ１を特徴としていたが、ＬＳＦＰを短くする、またはεｂを小さくすることでも本発明の効果は得られる。
ｆｔ＞０．９・ｆｔ０ ・・・（５）
Ｃｇｓ＿ｅｘ≒ε・ＬＳＦＰ／ｄ２＜０．３３（ｐＦ／ｍｍ） ・・・（６）
なお、これまで本発明の構造は、ｄ２＞ｄ１を特徴としていたが、ＬＳＦＰを短くする、またはεｂを小さくすることでも本発明の効果は得られる。
ｆｔ＞０．９・ｆｔ０ ・・・（５）
Ｃｇｓ＿ｅｘ≒ε・ＬＳＦＰ／ｄ２＜０．３３（ｐＦ／ｍｍ） ・・・（６）
次に、実施の形態１に係るＧａＮ ＨＥＭＴの製造方法について説明する。
図５は、実施の形態１に係るＧａＮ ＨＥＭＴの製造工程（その１）を示す断面図であり、図５（ａ）から図５（ｆ）へ工程が進むものとする。
まず、図５（ａ）に示す工程で、基板１上にバッファ層２、チャネル層３およびバリア層４を形成する。これらの形成にはＭＯＣＶＤ法またはＭＢＥ法を用いることができる。
次に、図５（ｂ）に示す工程で絶縁膜層５を形成する。
絶縁膜層５の材料としては、ＳｉＮ、ＳｉＯが典型的であるが、Ｓｉを含んだ絶縁膜であれば他の材料であってもよい。
また、形成方法についても、ｃａｔ−ＣＶＤ法、プラズマＣＶＤ法、スパッタ法など、様々な方法を使用することができる。
図５は、実施の形態１に係るＧａＮ ＨＥＭＴの製造工程（その１）を示す断面図であり、図５（ａ）から図５（ｆ）へ工程が進むものとする。
まず、図５（ａ）に示す工程で、基板１上にバッファ層２、チャネル層３およびバリア層４を形成する。これらの形成にはＭＯＣＶＤ法またはＭＢＥ法を用いることができる。
次に、図５（ｂ）に示す工程で絶縁膜層５を形成する。
絶縁膜層５の材料としては、ＳｉＮ、ＳｉＯが典型的であるが、Ｓｉを含んだ絶縁膜であれば他の材料であってもよい。
また、形成方法についても、ｃａｔ−ＣＶＤ法、プラズマＣＶＤ法、スパッタ法など、様々な方法を使用することができる。
続いて、図５（ｃ）に示す工程で、ソース電極６およびドレイン電極７を形成する。
レジストやＳｉＯなどのマスクにソース電極６およびドレイン電極７に対応する部分が開口した、レジストやＳｉＯなどのマスクを用いてエッチングすることで、ソース電極６およびドレイン電極７に対応する部分の絶縁膜層５を除去する。この後、除去部分にＴｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を形成して熱処理することで、ソース電極６およびドレイン電極７が完成する。この工程において、Ｓｉイオンなどのドーパントを注入し、電気的に活性化する熱処理を追加することも可能である。
レジストやＳｉＯなどのマスクにソース電極６およびドレイン電極７に対応する部分が開口した、レジストやＳｉＯなどのマスクを用いてエッチングすることで、ソース電極６およびドレイン電極７に対応する部分の絶縁膜層５を除去する。この後、除去部分にＴｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を形成して熱処理することで、ソース電極６およびドレイン電極７が完成する。この工程において、Ｓｉイオンなどのドーパントを注入し、電気的に活性化する熱処理を追加することも可能である。
次に、図５（ｄ）に示す工程で、ゲート電極８を形成する領域に開口を持ったパターンを、写真製版によってレジスト１４で形成し、エッチングによりゲート電極８を形成する領域の絶縁膜層５を除去する。
次いで、図５（ｅ）に示す工程で、ゲート電極８を形成する領域に対応する絶縁膜層５の開口とその周縁部が露出したパターンを、写真製版によってレジスト１４で形成する。
この後、ショットキー特性を有する金属をＥＢ（電子ビーム）蒸着あるいはスパッタ法により蒸着し、レジスト１４を除去（リフトオフ）する。これにより、図５（ｆ）に示すように、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成することができる。
次いで、図５（ｅ）に示す工程で、ゲート電極８を形成する領域に対応する絶縁膜層５の開口とその周縁部が露出したパターンを、写真製版によってレジスト１４で形成する。
この後、ショットキー特性を有する金属をＥＢ（電子ビーム）蒸着あるいはスパッタ法により蒸着し、レジスト１４を除去（リフトオフ）する。これにより、図５（ｆ）に示すように、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成することができる。
図６は、実施の形態１に係るＧａＮ ＨＥＭＴの製造工程（その２）を示す断面図であり、図６（ａ）から図６（ｄ）へ工程が進むものとする。
図５（ｆ）の工程に続き図６（ａ）の工程において、保護膜として機能する絶縁膜層９を形成する。絶縁膜層９の材料としては、ＳｉＮ、ＳｉＯが一般的である。
絶縁膜層９を形成した後、レジスト１４およびＳｉＯなどをマスクとしてソース電極６およびドレイン電極７の上部に対応する絶縁膜層９を除去する。
図５（ｆ）の工程に続き図６（ａ）の工程において、保護膜として機能する絶縁膜層９を形成する。絶縁膜層９の材料としては、ＳｉＮ、ＳｉＯが一般的である。
絶縁膜層９を形成した後、レジスト１４およびＳｉＯなどをマスクとしてソース電極６およびドレイン電極７の上部に対応する絶縁膜層９を除去する。
次に、図６（ｂ）に示す工程で、ソース電極６からゲート電極８までの領域（ドレイン電極７側のゲート電極８の端部を除く）をレジスト１４で覆う。
続いて、図６（ｃ）に示す工程で、ゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域に対応する絶縁膜層９をエッチングすることによって膜厚ｄ１（＜ｄ２）まで薄膜化する。
続いて、図６（ｃ）に示す工程で、ゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域に対応する絶縁膜層９をエッチングすることによって膜厚ｄ１（＜ｄ２）まで薄膜化する。
図６（ｄ）に示す工程で、写真製版によってＳＦＰ１０を形成する領域を見込んだ開口を有したパターンをレジスト１４で形成する。この後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を上記開口に対応する領域に形成することで、ゲート電極８の上部とドレイン電極７側の端部を覆うＳＦＰ１０が形成される。これにより、図１に示した構造のＨＥＭＴが完成する。なお、以降の工程で、保護膜や配線、ビアホール配線、容量および抵抗を必要に応じて作成するが、ここでは説明を省略する。
以上のように、この実施の形態１によれば、ゲート電極８上に絶縁膜層９を介して形成されたＳＦＰ１０を備え、絶縁膜層９を、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚ｄ２が、ゲート電極８とドレイン電極７の間の部分（膜厚ｄ１）よりも厚くなるよう構成する。このように構成することで、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
また、この実施の形態１によれば、図１に示すＧａＮ ＨＥＭＴの製造方法において、ソース電極６とゲート電極８の間およびゲート電極８上の部分の膜厚ｄ２が、ゲート電極８とドレイン電極７の間の部分（膜厚ｄ１）よりも厚くなるように絶縁膜層９を形成する工程を備える。このようにすることで、上記効果が得られるＧａＮ ＨＥＭＴを構成することができる。
実施の形態２．
図７は、この発明の実施の形態２に係るＧａＮ ＨＥＭＴの断面図である。図７に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９、ＳＦＰ１０および絶縁膜層１１を備えて構成される。実施の形態２に係るトランジスタは、図７に示すように、ソース電極６とゲート電極８の間およびゲート電極８上の部分に対応する絶縁膜層９の上層にのみ、新たな絶縁膜層１１が挿入されており、ゲート電極８を覆う絶縁膜が２層構造になっている。
図７は、この発明の実施の形態２に係るＧａＮ ＨＥＭＴの断面図である。図７に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９、ＳＦＰ１０および絶縁膜層１１を備えて構成される。実施の形態２に係るトランジスタは、図７に示すように、ソース電極６とゲート電極８の間およびゲート電極８上の部分に対応する絶縁膜層９の上層にのみ、新たな絶縁膜層１１が挿入されており、ゲート電極８を覆う絶縁膜が２層構造になっている。
また、上部絶縁膜層である絶縁膜層１１は、下部絶縁膜層である絶縁膜層９より低誘電率の絶縁膜から構成されている。このように、低誘電率の絶縁膜層１１を挿入することにより、ＳＦＰ１０下にある絶縁膜の誘電率は、絶縁膜層９と絶縁膜層１１の誘電率を平均した値となるため、絶縁膜層９のみの構成と比べて低減される。
つまり、上記式（２）で示したεｂが低減されて外部ゲート−ソース間容量Ｃｇｓ＿ｅｘも低減される。これにより、上記実施の形態１と同様に、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
つまり、上記式（２）で示したεｂが低減されて外部ゲート−ソース間容量Ｃｇｓ＿ｅｘも低減される。これにより、上記実施の形態１と同様に、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
次に、実施の形態２に係るＧａＮ ＨＥＭＴの製造方法について説明する。
まず、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成するまでの工程は、図５と同様である。実施の形態２に係るＨＥＭＴでは、図５（ｆ）の工程の後に、図８に示す工程に移行する。
まず、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成するまでの工程は、図５と同様である。実施の形態２に係るＨＥＭＴでは、図５（ｆ）の工程の後に、図８に示す工程に移行する。
図８は、実施の形態２に係るＧａＮ ＨＥＭＴの製造工程を示す断面図であって、図８（ａ）から図８（ｄ）へ工程が進むものとする。
図５（ｆ）の工程の後に、図８（ａ）に示す工程において、ソース電極６からドレイン電極７までの領域に絶縁膜層９を形成し、その上層に絶縁膜層１１を形成する。
ここで、絶縁膜層９の材料としては、ＳｉＮまたはＳｉＯが一般的であるが、絶縁膜層１１には、絶縁膜層９よりもできるだけ低誘電率の絶縁膜を使用する。
例えば、絶縁膜層１１を、ＳｉＮより低誘電率のＳｉＯで形成し、絶縁膜層９をＳｉＮで形成する。
図５（ｆ）の工程の後に、図８（ａ）に示す工程において、ソース電極６からドレイン電極７までの領域に絶縁膜層９を形成し、その上層に絶縁膜層１１を形成する。
ここで、絶縁膜層９の材料としては、ＳｉＮまたはＳｉＯが一般的であるが、絶縁膜層１１には、絶縁膜層９よりもできるだけ低誘電率の絶縁膜を使用する。
例えば、絶縁膜層１１を、ＳｉＮより低誘電率のＳｉＯで形成し、絶縁膜層９をＳｉＮで形成する。
また、絶縁膜層９の膜厚はｄ１（＜ｄ２）とした場合、絶縁膜層１１の膜厚は、絶縁膜層９と絶縁膜層１１の合計膜厚ｄ２（＞ｄ１）が絶縁膜層９の膜厚よりもできるだけ厚くなるようにする。このように構成した方が、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
このようにして絶縁膜層９および絶縁膜層１１を形成した後、レジストまたはＳｉＯをマスクとして、ソース電極６およびドレイン電極７の上部にある絶縁膜層９および絶縁膜層１１を除去する。
このようにして絶縁膜層９および絶縁膜層１１を形成した後、レジストまたはＳｉＯをマスクとして、ソース電極６およびドレイン電極７の上部にある絶縁膜層９および絶縁膜層１１を除去する。
次に、図８（ｂ）に示す工程において、ソース電極６からゲート電極８におけるドレイン電極７側の端部までの領域をレジスト１４で覆う。
続いて、図８（ｃ）に示す工程で、ドライエッチングまたはウェットエッチングによりゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域の絶縁膜層１１を除去する。なお、上述したように、絶縁膜層９と絶縁膜層１１とは異種の材料からなる層であるので、これらのエッチングレートの差によって絶縁膜層１１のみを取り除くことが可能である。
続いて、図８（ｃ）に示す工程で、ドライエッチングまたはウェットエッチングによりゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域の絶縁膜層１１を除去する。なお、上述したように、絶縁膜層９と絶縁膜層１１とは異種の材料からなる層であるので、これらのエッチングレートの差によって絶縁膜層１１のみを取り除くことが可能である。
図８（ｄ）に示す工程で、写真製版によってＳＦＰ１０を形成する領域を見込んだ開口を有したパターンをレジスト１４で形成する。この後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を上記開口に対応する領域に形成することで、ゲート電極８の上部とドレイン電極７側の端部を覆うＳＦＰ１０が形成される。これにより、図７に示した構造のＨＥＭＴが完成する。なお、以降の工程で、保護膜や配線、ビアホール配線、容量および抵抗を必要に応じて作成するが、ここでは説明を省略する。
以上のように、この実施の形態２によれば、ゲート電極８とＳＦＰ１０の間に介在する絶縁膜層を、ソース電極６とゲート電極８の間およびゲート電極８上の部分に形成される絶縁膜層１１と、この下層のソース電極６からドレイン電極７までの間の部分に形成される絶縁膜層９とからなる２層構造とし、絶縁膜層１１を絶縁膜層９よりも低誘電率の絶縁膜で構成する。このように構成することでも、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
また、この実施の形態２によれば、絶縁膜層１１をＳｉＯで形成し、絶縁膜層９をＳｉＮで形成する。このように構成することで、絶縁膜層１１を絶縁膜層９よりも低誘電率の絶縁膜とすることができる。これにより、上記効果を得ることができる。
さらに、この実施の形態２によれば、ソース電極６からドレイン電極７までの間に絶縁膜層９および絶縁膜層１１を積層した後に、ソース電極６からゲート電極８におけるドレイン電極７側の端部までの間をマスクし、両絶縁膜層９，１１のエッチングレートの差によってゲート電極８とドレイン電極７の間に存在する絶縁膜層１１をエッチングして除去する。このように互いに異種の材料からなる絶縁膜層９と絶縁膜層１１のエッチングレートの差を利用した簡易な方法でゲート電極８とドレイン電極７の間の部分の絶縁膜厚を薄くすることが可能である。
実施の形態３．
図９は、この発明の実施の形態３に係るＧａＮ ＨＥＭＴの断面図である。図９に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９、ＳＦＰ１２およびＳＦＰ１３を備えて構成される。ここで、実施の形態３に係るトランジスタにおいては、図９に示すように、ソース電極６からゲート電極８までの上部を覆うＳＦＰ１２を形成している。さらに、ゲート電極８におけるドレイン電極７側の端部を覆うＳＦＰ１３を形成している。
図９は、この発明の実施の形態３に係るＧａＮ ＨＥＭＴの断面図である。図９に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、絶縁膜層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜層９、ＳＦＰ１２およびＳＦＰ１３を備えて構成される。ここで、実施の形態３に係るトランジスタにおいては、図９に示すように、ソース電極６からゲート電極８までの上部を覆うＳＦＰ１２を形成している。さらに、ゲート電極８におけるドレイン電極７側の端部を覆うＳＦＰ１３を形成している。
上述したように、ＳＦＰ１２，１３がソース電極６からゲート電極８におけるドレイン電極７側の端部まで覆う構造は、実施の形態１で示したように部分的にＳＦＰ１０を形成する場合に比べて簡易な製造方法で製造することができる。
なお、実施の形態３に係るＨＥＭＴ構造において、仮に絶縁膜層９の膜厚をｄ２＝ｄ１とした場合、ゲート電極８とドレイン電極７の間の膜厚ｄ１を薄くしていくと、ゲート−ソース間容量Ｃｇｓがかなり増大してしまうが、実施の形態１と同様にｄ２＞ｄ１とすればＣｇｓの増大を抑えることができる。
なお、実施の形態３に係るＨＥＭＴ構造において、仮に絶縁膜層９の膜厚をｄ２＝ｄ１とした場合、ゲート電極８とドレイン電極７の間の膜厚ｄ１を薄くしていくと、ゲート−ソース間容量Ｃｇｓがかなり増大してしまうが、実施の形態１と同様にｄ２＞ｄ１とすればＣｇｓの増大を抑えることができる。
また、実施の形態３において、絶縁膜層９を、実施の形態２と同様な絶縁膜層９，１１による２層構造としてもよい。すなわち、ゲート電極８とＳＦＰ１２，１３との間に介在する絶縁膜層を、ソース電極６とゲート電極８の間およびゲート電極８上の部分に形成される絶縁膜層１１と、この下層のソース電極６からドレイン電極７までの間の部分に形成される絶縁膜層９とからなる２層構造とし、絶縁膜層１１を絶縁膜層９よりも低誘電率の絶縁膜で構成する。このようにしても、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
次に、実施の形態３に係るＧａＮ ＨＥＭＴの製造方法について説明する。
まず、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成し、ソース電極６とドレイン電極７の間に絶縁膜層９を形成するまでの工程は、図５および図６（ａ）と同様である。実施の形態３に係るＨＥＭＴでは、図６（ａ）の工程の後に、図１０に示す工程に移行する。
まず、ゲート電極８が絶縁膜層５上にせり出したＧＦＰ構造を形成し、ソース電極６とドレイン電極７の間に絶縁膜層９を形成するまでの工程は、図５および図６（ａ）と同様である。実施の形態３に係るＨＥＭＴでは、図６（ａ）の工程の後に、図１０に示す工程に移行する。
図１０は、実施の形態３に係るＧａＮ ＨＥＭＴの製造工程を示す断面図であって、図１０（ａ）から図１０（ｃ）へ工程が進むものとする。
図６（ａ）の工程の後に、レジストまたはＳｉＯなどをマスクとして、ソース電極６、ドレイン電極７の上部にある絶縁膜層９を除去する。
この後、図１０（ａ）に示す工程において、ソース電極６とゲート電極８の上部のみが開口したパターンをレジストで形成し、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を形成することで、図１０（ａ）に示すように、ソース電極６とゲート電極８の上部を覆うＳＦＰ１２が形成される。
図６（ａ）の工程の後に、レジストまたはＳｉＯなどをマスクとして、ソース電極６、ドレイン電極７の上部にある絶縁膜層９を除去する。
この後、図１０（ａ）に示す工程において、ソース電極６とゲート電極８の上部のみが開口したパターンをレジストで形成し、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を形成することで、図１０（ａ）に示すように、ソース電極６とゲート電極８の上部を覆うＳＦＰ１２が形成される。
次に、図１０（ｂ）に示す工程において、ＳＦＰ１２をマスクとしてエッチングすることにより、ゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域の絶縁膜層９の膜厚をｄ１（＜ｄ２）まで薄膜化する。
続いて、図１０（ｃ）に示す工程において、写真製版によって、ゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域に開口を有したパターンを、レジスト１４で形成する。この後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を上記開口に対応する領域に形成することで、ゲート電極８の上部とドレイン電極７側の端部を覆うＳＦＰ１３が形成される。これにより、図９に示した構造のＨＥＭＴが完成する。
なお、以降の工程で、保護膜や配線、ビアホール配線、容量および抵抗を必要に応じて作成するが、ここでは説明を省略する。
続いて、図１０（ｃ）に示す工程において、写真製版によって、ゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの領域に開口を有したパターンを、レジスト１４で形成する。この後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を上記開口に対応する領域に形成することで、ゲート電極８の上部とドレイン電極７側の端部を覆うＳＦＰ１３が形成される。これにより、図９に示した構造のＨＥＭＴが完成する。
なお、以降の工程で、保護膜や配線、ビアホール配線、容量および抵抗を必要に応じて作成するが、ここでは説明を省略する。
以上のように、この実施の形態３によれば、ＳＦＰ１２として、ソース電極６からゲート電極８までの上部を覆うＳＦＰを形成している。このように構成することでも、ゲート−ソース間容量Ｃｇｓの増大を抑えつつ、ゲート−ドレイン間容量Ｃｇｄを低減して利得の向上を図ることができる。
また、この実施の形態３によれば、ソース電極６からゲート電極８までの上部を覆ったＳＦＰ１２をマスクとして、ゲート電極８におけるドレイン電極７側の端部からドレイン電極７までの間の絶縁膜層９をエッチングし薄膜化する。このようにすることで、実施の形態３に係るＧａＮ ＨＥＭＴを、実施の形態１で示したように部分的にＳＦＰ１０を形成する場合に比べて簡易に製造することができる。
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
１ 基板、２ バッファ層、３ チャネル層、４ バリア層、５，９，１１ 絶縁膜層、６ ソース電極、７ ドレイン電極、８ ゲート電極、１０，１２，１３ ＳＦＰ（ソースフィールドプレート）、１４ レジスト。
Claims (7)
- 電子が走行するチャネル層と、前記チャネル層の上部に設けられ、当該チャネル層内に２次元電子ガスを形成する、Ｉｎ、Ａｌ、Ｇａの少なくとも一つおよびＮを含むバリア層とを備える、高電子移動度トランジスタ構造を有したトランジスタにおいて、
ゲート電極上に絶縁膜層を介して形成されたソースフィールドプレートを備え、
前記絶縁膜層を、ソース電極と前記ゲート電極の間および前記ゲート電極上の部分の膜厚が、前記ゲート電極とドレイン電極の間の部分よりも厚くなるよう構成したことを特徴とする窒化物半導体を用いたトランジスタ。 - 前記絶縁膜層は、前記ソース電極と前記ゲート電極の間および前記ゲート電極上の部分に形成される上部絶縁膜層と、この下層の前記ソース電極と前記ドレイン電極の間の部分に形成される下部絶縁膜層とからなる２層構造を有し、
前記上部絶縁膜層を、前記下部絶縁膜層よりも低誘電率の絶縁膜で構成したことを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。 - 前記ソースフィールドプレートを、前記ソース電極から前記ゲート電極までの上部を覆うように形成したことを特徴とする請求項１または請求項２記載の窒化物半導体を用いたトランジスタ。
- 前記上部絶縁膜層をＳｉＯで形成し、
前記下部絶縁膜層をＳｉＮで形成したことを特徴とする請求項２記載の窒化物半導体を用いたトランジスタ。 - 請求項１記載の窒化物半導体を用いたトランジスタの製造方法において、
前記ソース電極と前記ゲート電極の間および前記ゲート電極上の部分の膜厚が、前記ゲート電極と前記ドレイン電極の間の部分よりも厚くなるよう前記絶縁膜層を形成する工程を備えたことを特徴とする窒化物半導体を用いたトランジスタの製造方法。 - 請求項２記載の窒化物半導体を用いたトランジスタの製造方法において、
前記ソース電極から前記ドレイン電極までの間に前記下部絶縁膜層および前記上部絶縁膜層を積層した後に、前記ソース電極から前記ゲート電極における前記ドレイン電極側の端部までの間をマスクし、前記両絶縁膜層のエッチングレートの差によって前記ゲート電極と前記ドレイン電極の間に存在する前記上部絶縁膜層をエッチングして除去する工程を備えたことを特徴とする窒化物半導体を用いたトランジスタの製造方法。 - 請求項３記載の窒化物半導体を用いたトランジスタの製造方法において、
前記ソース電極から前記ゲート電極までの上部を覆った前記ソースフィールドプレートをマスクとして前記ゲート電極における前記ドレイン電極側の端部から前記ドレイン電極までの間の前記絶縁膜層をエッチングし薄膜化する工程を備えたことを特徴とする窒化物半導体を用いたトランジスタの製造方法。
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