JP2013222939A - 窒化物半導体を用いたトランジスタおよびその製造方法 - Google Patents

Abstract

【課題】ＧＦＰ構造による電界集中の緩和効率を向上させ、ＧＦＰ下の絶縁膜合計層厚のばらつきの影響を受けにくい窒化物半導体を用いたトランジスタおよびその製造方法を提供する。
【解決手段】チャネル層３と、チャネル層３の上部に設けられ、チャネル層３内に２次元電子ガスを形成するバリア層４と、バリア層４の上部に形成されたＳｉＮ層５と、ＳｉＮ層５の上部に形成され、ＳｉＮ層５よりも誘電率が大きいＨｆＯ層１８とを備え、ゲート電極８が、ＨｆＯ層１８の上部でドレイン電極７側に張り出したＧＦＰ構造を有する。
【選択図】図１

Description

この発明は、ＧａＮに代表される窒化物半導体を用いた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）およびその製造方法に関する。

ゲートフィールドプレート（以下、ＧＦＰと記載する）構造のＧａＮ ＨＥＭＴでは、チャネル層上にバリア層が結晶成長され、バリア層上に窒化膜（Ｓｉ_３Ｎ_４）、電極（ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ）が形成されており、ゲート電極はドレイン側に向かって窒化膜上にせり出すように形成されている（例えば、非特許文献１参照）。
このゲート電極の形状をＧＦＰ構造と呼び、せり出し部分をＧＦＰと呼ぶ。また、従来の構造では、ＧＦＰ下の絶縁膜が窒化膜の１層構造になっている。

ＧａＮ ＨＥＭＴは、高出力高周波増幅器またはパワースイッチ回路に用いられる。
増幅器およびスイッチ回路の効率を上げるためには、ＧａＮ ＨＥＭＴの電流コラプスを抑制する必要がある。電流コラプスは、バリア層の表面に存在するトラップの電荷状態の変化に起因して発生する。このトラップの電荷状態の変化は、バリア層の表面の電界に依存し、この電界が小さければトラップの電荷状態の変化は小さくなる。
このため、バリア層の表面の電界をできるだけ小さくすることが望ましいが、電界は、通常エッジ部分に集中しやすいため、ゲート電極端に強く電界が集中する。この電界集中を緩和する手法としてＧＦＰ構造が用いられる。

図１１は、従来のＧＦＰ構造のトランジスタの要部切断側面図およびそのバリア層表面の電界分布を示す図である。図１１に示す従来のトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、ＳｉＮ層５、ソース電極６、ドレイン電極７、ゲート電極８およびＧＦＰ９を備えて構成される。従来の構造では、ＧＦＰ９下の絶縁膜がＳｉＮ層５の１層構造になっている。
ＧＦＰ構造は、図１１の下段に示すバリア層表面の電界分布から、電界をゲート電極端１２だけでなく、ＧＦＰ端１３にも分散させて、ゲート電極端１２に電界が集中することを緩和させる効果がある。
なお、電界Ｅｐ（平行平板領域電界）１７は、ＧＦＰ９の平板下に位置する平行平板領域１４における電界Ｅｐ（平行平板領域電界）である。

また、従来の構造における、ゲート電極端１２の電界Ｅｇ（ゲート電極端電界）１５とＧＦＰ端１３の電界Ｅｆ（ＧＦＰ端電界）１６についての絶縁膜合計層厚１０の依存性をデバイスシミュレーションで計算した結果を、図１２に示す。なお、この計算におけるバイアス条件は、ゲート電圧が−５Ｖ、ドレイン電圧が３０Ｖであって、ＧＦＰ長Ｌｆｐ１１が０．８μｍである。
図１２から明らかなように、絶縁膜合計層厚１０を大きくしていくと、Ｅｇ１５（黒丸のプロット）は増大し、Ｅｆ１６（黒三角のプロット）は減少することがわかる。さらにＥｇ１５とＥｆ１６が等しくなるｄ＿ｏｐｔが存在することがわかる。このとき、バリア層４の表面の最大電界が最も小さくなるため、この電界を最適電界としてＥ＿ｏｐｔとする。

従来の構造では、Ｅ＿ｏｐｔが２．３２Ｅ＋６（Ｖ／ｃｍ）であった。
しかしながら、従来の構造は、絶縁膜合計層厚１０がｄ＿ｏｐｔであるとき、最大電界が最も小さくなるが、さらなる電流コラプスを抑制するためにはＥ＿ｏｐｔをさらに低減する必要がある。

また、図１２に示すように、従来の構造では、ＳｉＮ層５を積層するときのプロセスのばらつきによって、絶縁膜合計層厚１０がΔｄだけばらつき、絶縁膜合計層厚１０がｄ＿ｏｐｔとなるように製造しようとしても、ｄ＿ｏｐｔ−Δｄになると考えられる。
なお、今回は説明の簡単のため、絶縁膜合計層厚１０の厚みが減少する方向のばらつきのみを考えるが、増加する方向のばらつきに関しても同様である。

絶縁膜合計層厚１０がΔｄだけばらついたとき、最適電界Ｅ＿ｏｐｔからΔＥだけ増加することが懸念されるため、できるだけΔＥが小さくなる構造が望まれる。
しかしながら、従来の構造では、絶縁膜合計層厚１０の変化に対してＥｇ１５とＥｆ１６が大きく変化するため、上述したばらつきに弱いという不具合がある。

Ｔｈｏｍｐｓｏｎ Ｒ． ｅｔａｌ， "Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ｔｈｅ ＡｌＧａＮ ＨＥＭＴ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ａ ｇａｔｅ ｅｘｔｅｎｓｉｏｎ"， ＩＥＥＥ Ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ， Ｄｅｖ． ２００４， Ｖｏｌ．５１， Ｎ．２， ｐｐ．２９２−２９５．

上述したように、従来の技術では、ＧＦＰ構造による電界集中の緩和が十分ではないため、電流コラプスが生じて効率が低下するという課題があった。
また、ＳｉＮ層が最適層厚からばらついたときに電界が増加するという課題もあった。

この発明は、上記のような課題を解決するためになされたもので、ＧＦＰ構造による電界集中の緩和効を向上させ、ＧＦＰ下の絶縁膜層厚のばらつきの影響を受けにくい窒化物半導体を用いたトランジスタおよびその製造方法を得ることを目的とする。

この発明に係る窒化物半導体を用いたトランジスタは、電子が走行するチャネル層と、チャネル層の上部に設けられ、当該チャネル層内に２次元電子ガスを形成する、Ｉｎ、Ａｌ、Ｇａの少なくとも一つおよびＮを含むバリア層とを備える、高電子移動度トランジスタ構造を有したトランジスタにおいて、バリア層の上部に形成されたＳｉを含む第１の絶縁膜層と、第１の絶縁膜層の上部に形成され、第１の絶縁膜層よりも誘電率が大きい第２の絶縁膜層とを備え、ゲート電極は、第２の絶縁膜層の上部でドレイン電極側に張り出したＧＦＰ構造を有することを特徴とする。

この発明によれば、ＧＦＰ構造による電界集中の緩和効を向上させ、ＧＦＰ下の絶縁膜層厚のばらつきの影響を受けにくいという効果がある。

この発明の実施の形態１に係る窒化物半導体を用いたトランジスタの構造を示す図である。 実施の形態１に係るトランジスタにおける平行平板領域の電界の計算式を示す図である。 平行平板領域の電界と絶縁膜の合計層厚に対するＨｆＯ層の厚みの割合との関係を示す図である。 従来の構造とこの発明に係る構造とのＡｌＧａＮ層表面の電界分布を比較した結果を示す図である。 実施の形態１に係る平行平板領域電界およびＧＦＰ端電界の絶縁膜厚依存性を示す図である。 最大電界が最小になるときのＨｆＯ層厚と最適電界との絶縁膜厚依存性を示す図である。 絶縁膜プロセスのばらつきとこのばらつきによる最適電界からの変化分との関係を示す図である。 この発明の実施の形態２に係る窒化物半導体を用いたトランジスタの構造を示す図である。 この発明の実施の形態３に係る窒化物半導体を用いたトランジスタの構造を示す図である。 この発明に係る窒化物半導体を用いたトランジスタの製造工程を示す断面図である。 従来のＧＦＰ構造のトランジスタの要部切断側面図およびそのバリア層表面の電界分布を示す図である。 従来構造の電界の絶縁膜厚依存性を示す図である。

実施の形態１．
図１は、この発明の実施の形態１に係る窒化物半導体を用いたトランジスタの構造を示す図であり、トランジスタの要部切断側面図を示している。図１に示すトランジスタは、基板１、バッファ層２、チャネル層３、バリア層４、ＳｉＮ層５、ソース電極６、ドレイン電極７、ゲート電極８、ＧＦＰ９およびＨｆＯ層１８を備えて構成される。図１において、符号１０〜１７が示す内容は、図１１と同様である。なお、実際には、素子分離領域や配線などがあるが、この発明の特徴部分とは関連がないため、記載を省略している。
また、この発明に係るＧａＮ ＨＥＭＴは、単体の増幅器として利用されるが、モノシリックマイクロ波集積回路（ＭＭＩＣ）を構成するトランジスタにも適用可能である。

基板１は、サファイア、ＳｉＣ、Ｓｉ、ＧａＮ基板などが用いられる。特に、熱伝導率の良好な半絶縁性ＳｉＣ基板が一般的に利用されるが、半導体基板として非常に一般的なＳｉ基板も価格が安いため、よく用いられている。
バッファ層２は、基板１とチャネル層３の間に挿入される層であり、チャネル層３の結晶性を向上させること、および電子をチャネルに閉じ込めることを目的として、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮおよびこれらの超格子などの様々な構造が用いられる。

チャネル層３は、トランジスタ動作に必要な電子（電流）が流れる層である。典型的なチャネル層はＧａＮ層であるが、ＩｎＧａＮ、ＡｌＧａＮやこれらの多層構造も使うことができる。例えば、チャネル層３をＩｎＧａＮで構成する場合、Ｉｎ組成を０より大きく１より小さくする。

バリア層４は、ＡｌＧａＮ単層がよく用いられるが、これ以外にも組成、膜厚、不純物濃度の異なる複数のＡｌＧａＮ、ＡｌＧａＮとＧａＮまたはＡｌＮとの組み合わせであっても、この発明の効果は得られる。
また、チャネル層３とバリア層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。基板１からバリア層４に至る構造のいかなるものでも、この発明に適用できる。

ＳｉＮ層５は、バリア層４の上部に形成され、バリア層４の表面におけるトラップ数を抑制する膜としての役割を有する第１の絶縁膜層である。
なお、ＳｉＮ層５は、ＳｉＮだけでなく、ＳｉＯなどドナーの役割を果たすＳｉを含む絶縁膜であればよい。Ｓｉを含んでいればドナーとしてバリア層４に電子を供給して、バリア層４の表面上のトラップ数を減らすことができる。
図１において、ＳｉＮ層５の厚さを層厚ｄ_ＳｉＮとしている。

ＨｆＯ層１８は、ＳｉＮ層５の上部に形成されてバリア層４の表面における電界を低減するために挿入される第２の絶縁膜層である。このＨｆＯ層１８を挿入することにより、ＧＦＰ９の下部にＳｉＮ層５とＨｆＯ層１８からなる２層構造の絶縁膜層が形成される。
なお、ＨｆＯ層１８は、ＨｆＯだけでなく、ＳｉＮ層５の誘電率よりも高い誘電率を有する絶縁膜であればよい。図１において、ＨｆＯ層１８の厚さを層厚ｄ_ＨｆＯとしている。
また、ＳｉＮ層５とＨｆＯ層１８との２層構造でなく、ＳｉＮの組成やＨｆＯの組成が異なる３層以上の絶縁膜の組み合わせであっても上部が下部より誘電率εが大きければ、この発明の効果が得られる。

ソース電極６およびドレイン電極７は、チャネル層３内の電流（電子）をＨＥＭＴの外に取り出す電極である。このため、電極と２次元電子ガス（以下、２ＤＥＧと記載する）と間の抵抗ができるだけ少なくなるように形成される。なお、図１では、バリア層４に接するように形成した場合を示したが、直接、２ＤＥＧに接するように形成してもよい。
また、ソース電極６とドレイン電極７の下側にｎ＋領域を形成してもよい。

ゲート電極８は、バリア層４とショットキー接触する金属を含むように形成され、ゲート電極８の下側の２ＤＥＧ濃度を制御することでトランジスタ動作が実現される。また、ゲート電極８の一部は、ＨｆＯ層１８の上部にせり出したＧＦＰ構造を有している。
ＧＦＰ９は、上述のようにドレイン電極７側にせり出したゲート電極８の一部であり、バリア層４の表面における電界集中を緩和する役割がある。

次に、図１から図４までを参照して、この発明に係るトランジスタ構造により、最適電界Ｅ＿ｏｐｔを低減でき、さらに絶縁膜合計層厚１０ばらつきが最適電界に与える影響を緩和できる原理について説明する。
図２は、実施の形態１に係るトランジスタにおける平行平板領域１４の電界Ｅｐ（平行平板領域電界）の計算式を示す図であって、この発明に係るトランジスタ構造の平行平板領域の電界Ｅｐ_{（ＨｆＯ＋ＳｉＮ）}と絶縁膜合計層厚１０に対するＨｆＯ層１８の層厚ｄ_ＨｆＯの割合ａの関係式を示している。図２において、従来の構造における平行平板領域の電界をＥｐ_{（ＳｉＮ）}、ＨｆＯ層１８の誘電率をε_ＨｆＯ、ＳｉＮ層５の誘電率をε_ＳｉＮとしている。

図２に示した関係式を用い、Ｅｐ_{（ＳｉＮ）}＝１．０Ｅ６（Ｖ／ｃｍ）、ε_ＨｆＯ＝２２、ε_ＳｉＮ＝８．９、ｄ＝１００ｎｍとした場合における割合ａの計算結果を図３に示す。
図３に示すように、割合ａが増加すると、電界Ｅｐ_{（ＨｆＯ＋ＳｉＮ）}が増加することがわかる。これは、ＨｆＯ層１８の誘電率がＳｉＮ層５よりも大きいためである。
図４は、従来の構造とこの発明に係る構造とのＡｌＧａＮ層表面の電界分布を比較した結果を示す図である。ここでは、図１に示したＥｇ１５とＥｆ１６が等しくなってバリア層４の表面上の最大電界が最小になるとき、すなわち、絶縁膜合計層厚１０がｄ＿ｏｐｔと等しく、Ｅｇ＝Ｅｆ＝Ｅ＿ｏｐｔの場合の従来の構造（破線曲線ｂ１）と、この発明の構造（実線曲線ａ１）との電界分布を示している。

図４に示すように、この発明に係るトランジスタでは、ＨｆＯ層１８を挿入することによりＥｐが増加する。このため、Ｅｐが増加した分だけ最適電界Ｅ＿ｏｐｔが減少する。これは、電界の積分値が一定であるためである。
さらに、この発明では、ＥｇとＥｆが小さくなるため、絶縁膜合計層厚１０がばらついたときの最適電界Ｅ＿ｏｐｔからの電界変化ΔＥも小さくなると考えられる。

上述した原理をデバイスシミュレーションで検証した結果を図５に示す。
ここでは、図１に示したトランジスタ構造において、ゲート電圧を−５Ｖ、ドレイン電圧を３０Ｖとしたときのバリア層４の表面から０．５ｎｍ下の電界の絶縁膜合計層厚１０に対する依存性を計算している。なお、ＧＦＰ長Ｌｆｐ１１を０．８μｍ、ＳｉＮ層５の層厚ｄ_ＳｉＮを１０ｎｍとして、ＨｆＯ層１８の層厚ｄ_ＨｆＯの値を振ってシミュレーションを行った。また、バリア層４の厚みは、２５ｎｍであり、Ａｌ組成は、０．２３（分極：８．２６Ｅ＋１２ｃｍ^−３）である。

図５に示すように、従来の構造と同様に、絶縁膜合計層厚１０が増加すると、Ｅｇ１５（黒丸のプロット）が増加し、Ｅｆ１６（黒三角のプロット）は減少する。
最大電界が最小になるとき（Ｅｇ＝Ｅｆ、ｄ＝ｄ＿ｏｐｔ）の最適電界Ｅ＿ｏｐｔは、２．２６Ｅ＋６Ｖ／ｃｍであり、図１２で示した従来の構造における最適電界Ｅ＿ｏｐｔ＝２．３２Ｅ＋６Ｖ／ｃｍよりも減少しており、この発明の構造による電界低減の効果が得られていることが分かる。

図６は、最大電界が最小になるときのＨｆＯ層厚と最適電界との絶縁膜厚依存性を示す図であり、ｄ_ＨｆＯ＿ｏｐｔ（絶縁膜合計層厚１０がｄ＿ｏｐｔであるときのＨｆＯ層１８の層厚ｄ_ＨｆＯ）と最適電界Ｅ＿ｏｐｔとのＳｉＮ層５の層厚ｄ_ＳｉＮに対する依存性を計算した結果を示している。また、破線Ａで示す所定値は、従来の構造における最適電界Ｅ＿ｏｐｔの値である。
図６に示すように、ＳｉＮ層５の層厚ｄ_ＳｉＮが減少すると、最適電界Ｅ＿ｏｐｔ（黒丸のプロット）の値は減少し、ｄ_ＨｆＯ＿ｏｐｔ（黒四角のプロット）の値は増加している。特に、ＳｉＮ層５の層厚ｄ_ＳｉＮが２０ｎｍ以下であるとき、ｄ_ＨｆＯ＿ｏｐｔは、９０ｎｍ〜１５０ｎｍであり、最適電界Ｅ＿ｏｐｔは、大きく減少することが分かる。
そこで、この発明では、ＳｉＮ層５の層厚が２０ｎｍ以下であり、ＨｆＯ層１８の層厚が９０ｎｍ〜１５０ｎｍである層厚範囲を、電界低減の効果が大きい構造的な特徴としている。

次に、この発明に係るトランジスタ構造により、絶縁膜合計層厚１０のばらつきが最適電界Ｅ＿ｏｐｔに与える影響を緩和できることを検証した結果について説明する。
この発明の構造における電界と絶縁膜合計層厚１０との関係を示す図５と、従来の構造における電界と絶縁膜合計層厚１０との関係を示す図１２とから、絶縁膜合計層厚１０がばらつきにより減少してｄ＿ｏｐｔ−Δｄになるとき、ΔＥだけ最適電界Ｅ＿ｏｐｔから増加することが考えられる。
図７は、絶縁膜プロセスのばらつきとこのばらつきによる最適電界からの変化分との関係を示す図であり、この発明の構造（黒四角のプロットの曲線ａ２）と従来の構造（黒丸のプロットの曲線ｂ２）とにおけるΔｄとΔＥの関係を示している。図７に示すように、この発明の構造は、従来の構造に比べて絶縁膜合計層厚１０のばらつきに対する最適電界Ｅ＿ｏｐｔからの電界の変化ΔＥが小さい。

以上のように、この実施の形態１によれば、バリア層４の上部に形成されたＳｉを含むＳｉＮ層５と、ＳｉＮ層５の上部に形成され、ＳｉＮ層５よりも誘電率が大きいＨｆＯ層１８とを備え、ゲート電極８が、ＨｆＯ層１８の上部でドレイン電極７側に張り出したＧＦＰ構造を有する。このように構成することで、ＧＦＰ構造による電界集中の緩和効を向上させ、ＧＦＰ９下の絶縁膜合計層厚１０のばらつきの影響を受けにくいという効果が得られる。

実施の形態２．
図８は、この発明の実施の形態２に係る窒化物半導体を用いたトランジスタの構造を示す図であって、トランジスタの要部切断側面図を示している。図８に示すトランジスタでは、上記実施の形態１における図１の構造に対してＧＦＰを２段ＧＦＰ１９としている。
バリア層４の上部に至るまでのＨｆＯ層１８の内部でＧＦＰが２段となる、２段ＧＦＰ１９を採用することによって、ＧＦＰにエッジが増えるため、電界を分散する効果が大きくなる。これにより、上記実施の形態１の構造よりも大きな電界低減が可能であり、電流コラプスをさらに抑制することができる。

実施の形態３．
図９は、この発明の実施の形態３に係る窒化物半導体を用いたトランジスタの構造を示す図であり、トランジスタの要部切断側面図を示している。図９に示すトランジスタは、上記実施の形態１における図１の構造に対してＧＦＰを傾斜ＧＦＰ２０としている。
バリア層４の上部に至るまでのＨｆＯ層１８およびＳｉＮ層５の内部でゲート電極８の幅が狭くなるようその側面が傾斜した傾斜ＧＦＰ２０を採用することにより、ゲート電極端の電界が平均化されて電界を分散する効果が大きくなる。これにより、上記実施の形態１の構造よりも大きな電界低減が可能であり、電流コラプスをさらに抑制することができる。

実施の形態４．
実施の形態４では、この発明に係る窒化物半導体を用いたトランジスタの製造方法を、図１０を参照して説明する。なお、図１０では、図１０（ａ）から図１０（ｇ）へ工程が進むものとする。

まず、図１０（ａ）に示す工程で基板１上にバッファ層２、チャネル層３およびバリア層４を形成する。これらの形成にはＭＯＣＶＤ法またはＭＢＥ法を用いることができる。
次に、図１０（ｂ）に示す工程でＳｉＮ層５を形成する。
ＳｉＮ層５は、ＳｉＮやＳｉＯが典型的な材料であるが、Ｓｉを含む絶縁膜であれば、他の材料であってもよい。また、プラズマＣＶＤ法やスパッタ法など、様々な方法で形成することができる。ここまでの製造方法は、従来構造のトランジスタにおいても同様である。

この発明では、図１０（ｃ）に示す工程においてＨｆＯ層１８を形成する。
ＨｆＯ層１８は、ＨｆＯを用いて形成するが、ＨｆＯだけでなく、ＳｉＮ層５に用いた絶縁膜材料の誘電率よりも大きい誘電率を有する絶縁膜であればよい。また、プラズマＣＶＤ法やＡＬＤ法などで形成することができる。

続いて、図１０（ｄ）に示す工程で、ソース電極６およびドレイン電極７を形成する。
ソース電極６およびドレイン電極７に対応する部分が開口した、レジストやＳｉＯなどのマスクを用いてエッチングすることで、ソース電極６およびドレイン電極７に対応する部分のＳｉＮ層５とＨｆＯ層１８を除去する。
この後、上記除去部分にＴｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属層を形成し、熱処理することで、ソース電極６およびドレイン電極７が完成する。この工程において、Ｓｉイオンなどのドーパントを注入し、電気的に活性化する熱処理を追加することも可能である。

次に、図１０（ｅ）に示す工程で、写真製版によりゲート電極８に対応する領域が開口したパターンのレジスト２３を形成する。そして、エッチングによって、ゲート電極８を形成する領域のＳｉＮ層５とＨｆＯ層１８とを除去する。このとき、エッチングの条件を変更してエッチング部分の壁面を傾斜させることにより、上記実施の形態３で示した構造を形成することができる。
また、エッチングしてからレジスト２３を除去する前に、ＳｉＮ層５よりもＨｆＯ層１８に対するエッチングレートが速いエッチャントを用いてウエットエッチングすることにより、エッチング部分の側面を２段にすれば（ＨｆＯ１８層の方がエッチングレートが速いため２段になる）、上記実施の形態２で示した構造を形成することができる。

図１０（ｆ）に示す工程では、写真製版によって、ＧＦＰ９の大きさを見込んだ寸法のゲート電極部分が開口したパターンをレジスト２３に形成する。
この後、図１０（ｇ）に示す工程で、ショットキー特性を有する金属を、ＥＢ（電子ビーム）蒸着あるいはスパッタ法により蒸着し、レジスト２３を除去（リフトオフ）する。
これにより、図１０（ｇ）に示すＧＦＰ９を有したゲート電極８を備えるトランジスタ構造（実施の形態１と同様な構造）を形成することができる。
なお、以降の工程で、保護膜や配線、ビアホール配線、容量および抵抗を必要に応じて作成するが、ここでは説明を省略する。

以上のように、この実施の形態４によれば、基板１上に、バッファ層２、チャネル層３、バリア層４およびＳｉＮ層５を形成した後に、ＳｉＮ層５よりも誘電率が大きいＨｆＯ層１８を形成する工程を含むので、ＧＦＰ構造による電界集中の緩和効を向上させ、ＧＦＰ９下の絶縁膜合計層厚１０のばらつきの影響を受けにくいトランジスタを提供できる。

なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ 基板、２ バッファ層、３ チャネル層、４ バリア層、５ ＳｉＮ層、６ ソース電極、７ ドレイン電極、８ ゲート電極、９ ＧＦＰ、１０ 絶縁膜合計層厚、１１ ＧＦＰ長Ｌｆｐ、１２ ゲート電極端、１３ ＧＦＰ端、１４ 平行平板領域、１５ ゲート電極端電界（Ｅｇ）、１６ ＧＦＰ端電界（Ｅｆ）、１７ 平行平板領域電界（Ｅｐ）、１８ ＨｆＯ層、１９ ２段ＧＦＰ、２０ 傾斜ＧＦＰ。

Claims (7)

1. 電子が走行するチャネル層と、前記チャネル層の上部に設けられ、当該チャネル層内に２次元電子ガスを形成する、Ｉｎ、Ａｌ、Ｇａの少なくとも一つおよびＮを含むバリア層とを備える、高電子移動度トランジスタ構造を有したトランジスタにおいて、
   前記バリア層の上部に形成されたＳｉを含む第１の絶縁膜層と、
   前記第１の絶縁膜層の上部に形成され、前記第１の絶縁膜層よりも誘電率が大きい第２の絶縁膜層とを備え、
   ゲート電極は、前記第２の絶縁膜層の上部でドレイン電極側に張り出したＧＦＰ（ゲートフィールドプレート）構造を有することを特徴とする窒化物半導体を用いたトランジスタ。
2. 前記第１の絶縁膜層は、ＳｉＮから構成され、
   前記第２の絶縁膜層は、ＳｉＮよりも誘電率が大きい絶縁膜であることを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
3. 前記第１の絶縁膜層は、ＳｉＮから構成され、
   前記第２の絶縁膜層は、ＨｆＯから構成されることを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
4. 前記第１の絶縁膜層は、層厚が２０ｎｍ以下であり、
   前記第２の絶縁膜層は、層厚が９０ｎｍ〜１５０ｎｍであることを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
5. 前記ゲート電極は、前記第２の絶縁膜層の内部においても前記ドレイン電極側に張り出した２段のＧＦＰ構造を有することを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
6. 前記ゲート電極は、前記第１および前記第２の絶縁膜層の内部において側面が傾斜した構造を有することを特徴とする請求項１記載の窒化物半導体を用いたトランジスタ。
7. 請求項１記載の窒化物半導体を用いたトランジスタの製造方法において、
   基板上に、バッファ層、前記チャネル層、前記バリア層および前記第１の絶縁膜層を形成した後に、前記第１の絶縁膜層よりも誘電率が大きい第２の絶縁膜層を形成する工程を含むことを特徴とする窒化物半導体を用いたトランジスタの製造方法。

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