WO2020135770A1 - 高电子迁移率晶体管及其制造方法 - Google Patents

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Abstract

本申请涉及了一种高电子迁移率晶体管及其制造方法。高电子迁移率晶体管可包含：衬底；设置在所述衬底上的沟道层；设置在所述沟道层上的势垒层；设置在所述势垒层上的半导体栅极；设置在所述半导体栅极上的金属栅极，所述金属栅极具有梯形的剖面形状；以及钝化层，其直接接触所述金属栅极。所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的第一表面的边缘位于所述半导体栅极的第一表面的边缘内部。

Description

高电子迁移率晶体管及其制造方法 技术领域
本发明涉及微电子领域，且具体地涉及一种高电子迁移率晶体管及其制造方法。
背景技术
高电子迁移率晶体管(high electron mobility transistor，HEMT)是一种场效应晶体管。与金属氧化物半导体场效晶体管不同，高电子迁移率晶体管使用两种具有不同能隙的材料形成异质接面(heterojunction)，异质接面的极化现象(polarization)在沟道层中形成2DEG区域，为载子提供通道。高电子移动率晶体管则凭借其良好的高频特性吸引了大量关注。高电子移动率晶体管可以在高频下工作，因此在各种行动装置中的应用相当广泛。
在实际应用中发现，高电子迁移率晶体管的漏电流较大，且栅极击穿电压较低，从而限制了高电子迁移率晶体管的应用场合。
发明内容
根据本发明的一些实施例，一种高电子迁移率晶体管可包含：衬底；设置在所述衬底上的沟道层；设置在所述沟道层上的势垒层；设置在所述势垒层上的半导体栅极；设置在所述半导体栅极上的金属栅极，所述金属栅极具有梯形的剖面形状；以及钝化层，其直接接触所述金属栅极。所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的第一表面的边缘位于所述半导体栅极的第一表面的边缘内部。
根据本发明的一些实施例，一种高电子迁移率晶体管可包含：衬底；设置在所述衬底上的沟道层；设置在所述沟道层上的势垒层；设置在所述势垒层上的半导体栅极；设置在所述半导体栅极上的金属栅极，所述金属栅极具有梯形的剖面形状；以及修饰层，其直接接触所述金属栅极。所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的第一表面的边缘位于所述半导体栅极的第一表面的边缘内部。所述修饰层在所述金属栅极的所述第一表面的边缘处弯折。
根据本发明的一些实施例，一种高电子迁移率晶体管的制造方法可包含：提供衬底；在所述衬底上形成沟道层；在所述沟道层上形成势垒层；在所述势垒层上形成半导体栅 极；在所述半导体栅极上形成金属栅极，所述金属栅极具有梯形的剖面形状，所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的第一表面的边缘位于所述半导体栅极的第一表面的边缘内部；以及形成钝化层，其直接接触所述金属栅极。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本发明的方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚性起见而任意增大或减小。
图1说明根据本发明的一些实施例的高电子迁移率晶体管。
图2说明根据本发明的一些实施例的高电子迁移率晶体管。
图3说明根据本发明的一些实施例的高电子迁移率晶体管。
图4说明根据本发明的一些实施例的高电子迁移率晶体管。
图5说明根据本发明的一些实施例的高电子迁移率晶体管。
图6说明根据本发明的一些实施例的高电子迁移率晶体管。
图7A、图7B、图7C、图7D、图7E、图7F以及图7G说明根据本发明的一些实施例的高电子迁移率晶体管的制造方法。
图8说明根据本发明的一些实施例的高电子迁移率晶体管的制造方法的中间步骤。
图9A、图9B、图9C、图9D、图9E、图9F以及图9G说明根据本发明的一些实施例的高电子迁移率晶体管的制造方法。
图10说明根据本发明的一些实施例的高电子迁移率晶体管的制造方法的中间步骤。
贯穿图式以及详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本发明。
图11说明根据本发明的一些实施例的高电子迁移率晶体管。
图12是本发明实施例的栅极电压Vg以及栅极漏电流Ig的对比曲线。
具体实施方式
下文详细论述本发明的各种实施例。然而，应了解，各实施例阐述可在广泛多种具体环境中体现的许多适用的概念。应理解，以下公开内容提供实施各种实施例的不同特征的许多不同实施例或实例。下文出于论述的目的描述组件以及布置的具体实例。当然，这些只是实例且并不意欲为限制性的。
下文使用特定语言公开图中所说明的实施例或实例。然而，将理解，所述实施例以及实例并不希望是限制性的。如相关领域普通技术人员通常所理解地，所公开的实施例的任何变更以及修改以及本文档中所公开的原理的任何进一步应用处于本发明的范围内。
另外，本发明可在各个实例中重复参考标号和/或字母。此重复是出于简单性以及清楚性的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
根据本发明的至少一些实施例，栅极包含层迭的半导体栅极和金属栅极。金属栅极的底面可与半导体栅极的顶面接触，且金属栅极的底面的边缘可位于半导体栅极的顶面的边缘内部。由于金属栅极的底面的边缘与半导体栅极的顶面的边缘之间存在距离，因此，当金属栅极接收到正向偏压时，可使得半导体栅极的边缘的电场较小。并且，当向栅极施加正向偏压时，漏电流的路径除了包含半导体栅极的侧面的高度的部分，還可包含半导体栅极的顶面上未被金属栅极覆盖的部分，因此高电子迁移率晶体管的栅极具有相对更长的漏电流路径，因而使得高电子迁移率晶体管可具有更小的漏电流以及更高的击穿电压。
图1说明根据本发明的一些实施例的高电子迁移率晶体管10。高电子迁移率晶体管10可包含衬底110、沟道层120、势垒层130、半导体栅极140、金属栅极141、钝化层150、源极142以及漏极143。半导体栅极140和金属栅极141可构成高电子迁移率晶体管10的栅极。
衬底110可包含，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底100可包含，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicon on insulator，SOI)或其他适合之材料。在一些实施例中，衬底110可包含硅材料。在一些实施例中，衬底110可以是硅衬底。
沟道层120可设置在衬底110上。在一些实施例中，沟道层120可包含III-V族层。沟道层120可包含，例如但不限于，III族氮化物，例如化合物Al yGa (1-y)N，其中y≦1。在一些实施例中，沟道层120可包含GaN。
势垒层130可设置在沟道层120上。在一些实施例中，势垒层130可包含III-V族层。沟道层120可包含，例如但不限于，III族氮化物，例如化合物Al yGa (1-y)N，其中y≦1。势垒层130可具有较沟道层120相对较大之能带间隙(bandgap)。在一些实施例中，势垒层130的材料可包含AlGaN。在一些实施例中，势垒层130的材料可包含未掺杂AlGaN。
势垒层130及沟道层120之间可形成异质接面(heterojunction)，不同氮化物的异质 接面的极化现象(polarization)在沟道层120中形成2DEG区域。2DEG区域通常在能带间隙较小的层(例如GaN)中形成。沟道层120可提供或移除2DEG区域中的电子，进而可控制高电子迁移率晶体管10的导通。
半导体栅极140可设置在势垒层130上。在一些实施例中，半导体栅极140可包含III-V族层。半导体栅极140可包含例如但不限于，III族氮化物，例如化合物Al yGa (1-y)N，其中y≦1。在一些实施例中，半导体栅极140的材料可包含p型掺杂III-V族层。在一些实施例中，半导体栅极140的材料可包含p型掺杂GaN。
金属栅极141可设置在半导体栅极140上。金属栅极141的底面(亦即，表面141b)可与半导体栅极140的顶面(亦即，表面140a)接触，且金属栅极141的底面(亦即，表面141b)的边缘可位于半导体栅极140的顶面(亦即，表面140a)的边缘内部。由于金属栅极141的底面(亦即，表面141b)的边缘与半导体栅极140的顶面(亦即，表面140a)的边缘之间存在距离，因此，当金属栅极141接收到正向偏压时，可使得半导体栅极140的边缘的电场较小。
并且，当向栅极施加正向偏压时，在金属栅极141的边缘处会产生较高的电场，从而形成漏电流，漏电流的路径包含金属栅极141與半导体栅极140的接觸邊緣到势垒层130之間的距離。根据本发明的实施例，漏电流的路径除了包含半导体栅极140的侧面的高度(亦即，半导体栅极140的厚度T1)的部分，还可包含的另一部分是半导体栅极140的顶面(亦即，表面140a)上未被金属栅极141覆盖的部分，因此高电子迁移率晶体管10的栅极具有相对更长的漏电流路径。根据本发明的一些实施例，半导体栅极140的边缘的电场可以获得降低，且栅极的漏电流路径可以获得延长，因而使得高电子迁移率晶体管10可具有更小的漏电流以及更高的击穿电压。在一些实施例中，如图1中所示的高电子迁移率晶体管10可具有大约8V或者更高的击穿电压。
在一些实施例中，如图1中所示，金属栅极141的表面141b的边缘与半导体栅极140的表面140a的边缘可相隔一個内缩距离D1。在一些实施例中，内缩距离D1相对于金属栅极141的宽度W1的比例(D1/W1)可以是在0.2到0.65的范围。在一些实施例中，内缩距离D1相对于金属栅极141的宽度W1的比例(D1/W1)可以是在0.25到0.6的范围。
在一些实施例中，如图1中所示，金属栅极141的表面141b的边缘与半导体栅极140的表面140a的边缘相隔的内缩距离D1相对于半导体栅极140的厚度T1的比例(D1/T1)可以是在3到7的范围。在一些实施例中，内缩距离D1相对于半导体栅极140的厚度T1的比例(D1/T1)可以是在3.5到6.5的范围。在一些实施例中，内缩距离D1相对于半导体栅极140的厚度T1的比例(D1/T1)可以是在4到6的范围。
根据本发明的一些实施例，当内缩距离D1相对于金属栅极141的厚度T1的比例(D1/T1)例如是在3到7、或3.5到6.5、或4到6的临界范围时，漏电流的路径从原本仅半导体栅极140的侧面的高度部分大幅拉长至进一步包含半导体栅极140的顶面(亦即，表面140a)上未被金属栅极141覆盖的部分(亦即，内缩距离D1，也就是3到7倍的厚度T1、或3.5到6.5倍的厚度T1、或4到6倍的厚度T1)。换言之，漏电流的路径的长度从原本的金属栅极141的厚度T1的长度大幅提高为厚度T1的长度加上内缩距离D1的长度，也就是大幅提高为4到7倍的厚度T1、或4.5到6.5倍的厚度T1、或5到7倍的厚度T1。因此，相当于漏电流的路径的长度提高为原本的4到7倍、或4.5到6.5倍、或5到7倍，因而可以有效地降低漏电流并且提高击穿电压。
在一些实施例中，如图1中所示，金属栅极141可具有梯形的剖面形状。在一些实施例中，金属栅极141的剖面宽度可朝向远离半导体栅极140的方向递减。
在一些实施例中，如图1中所示，金属栅极141的侧壁141s朝向远离金属栅极141的表面141b的方向延伸，半导体栅极140的侧壁140s朝向半导体栅极140的表面140a的方向延伸，半导体栅极140的侧壁140s的斜率可小于金属栅极141的侧壁141s的斜率。
在一些实施例中，金属栅极141可包含，例如但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)及其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、或传导性氧化物(conductive oxides))、金属合金(例如铝铜合金(Al-Cu))、或其他适当的材料。
钝化层150可直接接触金属栅极141。在一些实施例中，钝化层150可直接接触金属栅极141的侧壁141s及顶面141a。在一些实施例中，钝化层150可包含，例如但不限于，氧化物(oxides)及/或氮化物(nitrides)，例如氮化硅(SiN)及/或氧化硅(SiO 2)。在一些实施例中，钝化层150可包含通过非等离子体成膜法成膜而得到的氮化硅及/或氧化硅。
在一些实施例中，如图1中所示，高电子迁移率晶体管10可进一步包含设置在钝化层150上的源极142和漏极143。源极142可通过贯穿钝化层150的源极过孔144与势垒层130相连，漏极143可通过贯穿钝化层150的漏极过孔145与势垒层130相连。虽然源极142和漏极143在图1中分别地设置在半导体栅极140和金属栅极141的两侧，但源极142、漏极143、半导体栅极140和金属栅极141可因设计需求而在本案其他实施例中有不同的配置。
在一些实施例中，源极142和漏极143可各自包含，例如但不限于，导体材料。导 体材料可包含，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(doped crystalline silicon))或其他合适的导体材料。
在一些实施例中，高电子迁移率晶体管10可为增强型(enhancement mode)装置。增强型装置在当栅极为零偏压状态下预设是OFF状态。在栅极(金属栅极141)上施加电压，会在栅极下方区域感应出电子或电荷，此区域可称为电子或电荷反转层(inversion layer)。电压增加，则感应出的电子或电荷数目也会增加。
图2说明根据本发明的一些实施例的高电子迁移率晶体管20。高电子迁移率晶体管20与图1的高电子迁移率晶体管10类似，且将在下文所描述其间的特定差异。
在一些实施例中，如图2中所示，高电子迁移率晶体管20可进一步包含设置在金属栅极141上的硬掩膜170。
在一些实施例中，硬掩膜170的底面(亦即，表面170b)面朝金属栅极141，硬掩膜170的顶面(亦即，表面170a)与底面(亦即，表面170b)对置。硬掩膜170的底面(亦即，表面170b)可直接接触金属栅极141。在一些实施例中，如图2中所示，硬掩膜170的底面(亦即，表面170b)的宽度W2可小于金属栅极141的底面(亦即，表面141b)的宽度W1。在一些实施例中，如图2中所示，硬掩膜170的底面(亦即，表面170b)的宽度W2可大約等于金属栅极141的頂面(亦即，表面141a)的宽度W3。
在一些实施例中，硬掩膜170的侧壁170s可朝向远离硬掩膜170的表面170b的方向延伸，钝化层150可直接接触硬掩膜170的侧壁170s与顶面(亦即，表面170a)。在一些实施例中，硬掩膜170可包含，例如但不限于，氧化物及/或氮化物，例如氮化硅(SiN)及/或氧化硅(SiO 2)。
在一些实施例中，如图2中所示的高电子迁移率晶体管20可具有大约8V或者更高的击穿电压。
图3说明根据本发明的一些实施例的高电子迁移率晶体管30。高电子迁移率晶体管30与图1的高电子迁移率晶体管10类似，且将在下文所描述其间的特定差异。
在一些实施例中，如图3中所示，高电子迁移率晶体管30可进一步包含修饰层190。修饰层190可直接接触金属栅极141，修饰层190可以有助于减少金属栅极141的表面缺陷，从而有利于高电子迁移率晶体管30的电性表现。
在一些实施例中，修饰层190可直接接触金属栅极141的侧壁141s。在一些实施例中，修饰层190可直接接触并覆盖金属栅极141的整个侧壁141s。在一些实施例中，修饰层190可直接接触金属栅极141的顶面141a。在一些实施例中，修饰层190可直接接触并覆盖金属栅极141的整个顶面141a。在一些实施例中，修饰层190可直接接触半导 体栅极140的顶面140a。在一些实施例中，修饰层190可保形地(comformally)沿金属栅极141的侧壁141s向半导体栅极140的顶面140a延伸。在一些实施例中，修饰层190可在金属栅极141的表面141b的边缘处弯折。在一些实施例中，修饰层190可保形地(comformally)沿金属栅极141的侧壁141s向上朝金属栅极141的顶面141a延伸并接着再向下朝金属栅极141的另一侧的侧壁141s延伸。在一些实施例中，修饰层190可具有实质上均匀的厚度。在一些实施例中，修饰层190的厚度例如是小于或等于20μm。在一些实施例中，修饰层190的厚度例如是在1μm至20μm的范围、或3μm至15μm的范围、或5μm至10μm的范围。
在一些实施例中，修饰层190可包含氧化铝、氮化铝、及/或通过非等离子体成膜法成膜而得到的氮化硅。透过使用非等离子体成膜法成膜而得到的氮化硅作为修饰层190，可以避免等离子体步骤对于金属栅极141的表面，例如金属栅极141的侧壁141s，的破坏及/或损伤，从而可以良好地维持金属栅极141的平滑表面轮廓及/或减少金属栅极141的表面缺陷。
在一些实施例中，如图3中所示的高电子迁移率晶体管30可具有大约8V或者更高的击穿电压。
图4说明根据本发明的一些实施例的高电子迁移率晶体管40。高电子迁移率晶体管40与图2的高电子迁移率晶体管20类似，且将在下文所描述其间的特定差异。
在一些实施例中，如图4中所示，高电子迁移率晶体管40可进一步包含设置在金属栅极141的侧壁141s上的修饰层290。修饰层290可直接接触金属栅极141，修饰层290可以有助于减少金属栅极141的表面缺陷，从而有利于高电子迁移率晶体管40的电性表现。
在一些实施例中，修饰层290可直接接触硬掩膜170的侧壁170s。在一些实施例中，修饰层290可包含氧化铝、氮化铝、及/或通过非等离子体成膜法成膜而得到的氮化硅。
在一些实施例中，如图4中所示的高电子迁移率晶体管40可具有大约8V或者更高的击穿电压。
图5说明根据本发明的一些实施例的高电子迁移率晶体管50。高电子迁移率晶体管50与图1的高电子迁移率晶体管10类似，且将在下文所描述其间的特定差异。
在一些实施例中，如图5中所示，高电子迁移率晶体管50可进一步包含设置在半导体栅极140上且直接接触金属栅极141的侧壁141s的绝缘间隔块160。在一些实施例中，绝缘间隔块160可包含，例如但不限于，氧化硅、氮化硅、或其他合适的无机绝缘材料。在一些实施例中，绝缘间隔块160可包含通过等离子体成膜法成膜而得到的氧化 硅、氮化硅、或其他合适的无机绝缘材料。
在一些实施例中，由于绝缘间隔块160直接接触金属栅极141的侧壁141s，绝缘间隔块160的存在可能会导致捕获(trapping)额外的电子，进而影响到高电子迁移率晶体管的电性表现。在一些实施例中，如图5中所示的高电子迁移率晶体管50可具有大约仅4V的击穿电压。
图6说明根据本发明的一些实施例的高电子迁移率晶体管60。高电子迁移率晶体管60与图2的高电子迁移率晶体管20类似，且将在下文所描述其间的特定差异。
在一些实施例中，如图6中所示，高电子迁移率晶体管60可进一步包含设置在半导体栅极140上且直接接触金属栅极141的侧壁141s的绝缘间隔块160。绝缘间隔块160可直接接触硬掩膜170的侧壁170s。
在一些实施例中，由于绝缘间隔块160直接接触金属栅极141的侧壁141s与硬掩膜170的侧壁170s，绝缘间隔块160的存在可能会导致捕获(trapping)额外的电子，如图5中所示的高电子迁移率晶体管50可具有大约仅4V的击穿电压。
以下表1列出根据本发明的一些实施例的高电子迁移率晶体管的部件尺寸与漏电流及击穿电压的关系。以下实施例1～9采用如图1所示的高电子迁移率晶体管10作为例子，需注意的是，以下实施例仅用于描述并说明本发明，但这些描述和说明并不限制本发明。
表1
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由以上表1的结果可以看出，当金属栅极141的底面(表面141b)的边缘与半导体栅 极140的顶面(表面140a)的边缘相隔的内缩距离D1增大时，漏电流可以相应获得下降，且击穿电压可以相应获得提升，然而由于金属栅极141的边缘与半导体栅极140的边缘的距离(内缩距离D1)过远会导致电场降低而较不利于有效地形成2EDG，这反应在栅极导通电阻的上升，而这可能会导致栅极的控制能力变差。相对而言，当金属栅极141的底面(表面141b)的边缘与半导体栅极140的顶面(亦即，表面140a)的边缘相隔的内缩距离D1减小时，虽然栅极导通电阻较低，且栅极的控制能力较佳，但漏电流可能会上升，且击穿电压可能会下降。
由以上表1的结果可以看出，综观导通电阻、漏电流与击穿电压的结果，当内缩距离D1相对于金属栅极141的宽度W1的比例(D1/W1)例如是在0.2到0.65的临界范围时，或者例如是在0.28到0.52的临界范围时，或者例如是在0.34到0.46的临界范围时，可以获得整体性能特别优异的高电子迁移率晶体管。
图7A、图7B、图7C、图7D、图7E、图7F以及图7G说明根据本发明的一些实施例的高电子迁移率晶体管10的制造方法。
参考图7A，提供衬底110。在一些实施例中，衬底110可包含硅材料。接着，在衬底110上形成沟道层120，在沟道层120上形成势垒层130，在势垒层130上形成半导体栅极材料层140'。在一些实施例中，沟道层120的材料可包含GaN，势垒层130的材料可包含AlGaN，半导体栅极材料层140'的材料可包含GaN。随后，在半导体栅极材料层140'上形成金属栅极材料层141'。在一些实施例中，金属栅极材料层141'的材料可包含TiN。在一些实施例中，可透过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、磊晶成长(epitaxial growth)或其他适当的沉积步骤形成沟道层120、势垒层130及/或半导体栅极材料层140'。在一些实施例中，可透过PVD、CVD及/或其他适合的制程沉积一或多层材料，以形成金属栅极材料层141'。在一些实施例中，可以藉由在半导体栅极材料层140'上溅射或者蒸镀金属材料，以形成金属栅极材料层141'。
参考图7B，可对金属栅极材料层141'进行构图工艺，以形成金属栅极141b。在一些实施例中，可以利用湿刻法对金属栅极材料层141'进行构图，也可以利用干刻法对金属栅极材料层141'进行构图。在一些实施例中，可以藉由剥离(Lift-Off)工艺来部分移除金属栅极材料层141'，以形成具有梯形的剖面形状的金属栅极141。举例而言，可以在形成金属栅极材料层141'之前，在半导体栅极材料层140'上形成光刻胶图案，光刻胶图案具有开口暴露出部分半导体栅极材料层140'，接着将金属栅极材料层141'形成于光刻胶图案和暴露出的部分半导体栅极材料层140'上。接着，可使用溶剂去除半导体栅极材 料层140'上的光刻胶图案，光刻胶图案上的部分金属栅极材料层141'随光刻胶图案一起溶解溶剂中而被移除，未被移除而位于暴露出的部分半导体栅极材料层140'上的部分金属栅极材料层141'则保留而形成金属栅极141b。
参考图7C，在半导体栅极材料层140'上形成绝缘间隔块材料层160'，绝缘间隔块材料层160'可直接接触金属栅极141的侧壁141s。在一些实施例中，绝缘间隔块材料层160'可直接接触且覆盖金属栅极141的整个侧壁141s。在一些实施例中，可藉由等离子体增强型化学气相沉积(plasma enhanced CVD，PECVD)在半导体栅极材料层140'上形成绝缘间隔块材料层160'，采用等离子体制程可以使得后续形成的绝缘间隔块160在作为自对准掩膜时可具有较佳的特性。
参考图7D，可对绝缘间隔块材料层160'进行构图工艺，以形成绝缘间隔块160。在一些实施例中，绝缘间隔块160可形成在半导体栅极材料层140'上且环绕金属栅极141。在一些实施例中，可以藉由进行非等向性(anisotropic etching)蚀刻工艺，来部分移除绝缘间隔块材料层160'，以形成绝缘间隔块160。在一些实施例中，绝缘间隔块材料层160'是由无机物制成，需要利用等离子体刻蚀以形成绝缘间隔块160。在一些实施例中，绝缘间隔块160可直接接触金属栅极141的侧壁141s。在一些实施例中，绝缘间隔块160可直接接触且覆盖金属栅极141的整个侧壁141s。
参考图7E，可以金属栅极141和绝缘间隔块160的组合结构作为自对准的掩膜，对半导体栅极材料层140'进行构图，以形成半导体栅极140。在一些实施例中，可以藉由以金属栅极141和绝缘间隔块160作为自对准的掩膜，对半导体栅极材料层140'进行蚀刻，例如非等向性蝕刻工藝，以形成半导体栅极140。如图7E所示，半导体栅极140的顶面(亦即，表面140a)边缘可与绝缘间隔块160的底面(亦即，表面160b)外边缘对齐。
参考图7F，移除绝缘间隔块160。在一些实施例中，可以使用含氢氟酸(HF)的清洗溶液，例如是氢氟酸水溶液，来蚀刻并移除绝缘间隔块160。在一些实施例中，移除绝缘间隔块160之後，可以再以另一个具有不同成分的清洗溶液蚀刻并清洗掉金属栅极141的侧壁141s上的原生氧化物(native oxide)。在一些实施例中，另一个具有不同成分的清洗溶液例如是含盐酸(HCl)的清洗溶液，例如是盐酸水溶液。
根据本发明的一些实施例，透过设置绝缘间隔块160，可以用来作为自对准的掩膜对半导体栅极材料层140'进行蚀刻，并且也可以在半导体栅极材料层140'的蚀刻过程中保护金属栅极141的侧壁141s不受到蚀刻剂的破坏及/或损伤。因此，在制程的中间步骤设置绝缘间隔块160有助于保护金属栅极141的表面轮廓，之后再移除绝缘间隔块160，则可以使得金属栅极141具有较为平滑的表面轮廓，例如可以使得金属栅极141 的侧壁141s具有较为平滑的表面轮廓，从而可以避免粗糙表面结构所容易引发的尖端放电或电荷累积，因而可以使得制作完成的高电子迁移率晶体管具有较优异的电性表现。
参考图7G，形成钝化层150。在一些实施例中，钝化层150直接接触金属栅极141。钝化层150可直接接触金属栅极141的整个侧壁141s及顶面141a。在一些实施例中，钝化层150可直接接触半导体栅极140的顶面(亦即，表面140a)上未被金属栅极141覆盖的部分。在一些实施例中，可透过CVD、旋转涂布(spin-on)、溅镀(sputtering)及/或其他适合的非等离子体成膜制程形成钝化层150。在一些实施例中，使用非等离子体成膜制程形成钝化层150有助于避免等离子体对金属栅极141的表面轮廓的破坏及/或损伤，且形成的钝化层150还可以保护金属栅极141的平滑的表面轮廓，例如金属栅极141的侧壁141s的平滑的表面轮廓，从而可以避免粗糙表面结构所容易引发的尖端放电或电荷累积，因而可以使得制作完成的高电子迁移率晶体管具有较优异的电性表现。
接着，再参考图1，可形成贯穿钝化层150的源极过孔144和漏极过孔145，在钝化层150上形成源极142和漏极143。源极142可通过源极过孔144与势垒层130相连，漏极143可通过漏极过孔145与势垒层130相连。在一些实施例中，可藉由一或多个蚀刻制程，移除钝化层150的一部份以形成开口。形成开口后，可藉由CVD、PVD、电镀及/或溅镀等沉积步骤将导电材料填入开口中，以形成源极过孔144和漏极过孔145。在一些实施例中，在将导电材料填入开口中之后，还可透过一光罩再次蚀刻所沉积之导电材料，而形成所需要的源极142和漏极143的结构。至此则形成如图1所示的高电子迁移率晶体管10。
在一些其他实施例中，参考图3和图7F，可在移除绝缘间隔块160之后且形成钝化层150之前，在金属栅极141的侧壁141s上形成修饰层190。可透过CVD、旋转涂布(spin-on)、溅镀(sputtering)及/或其他适合的非等离子体成膜制程形成修饰层190。
接着，再参考图3，形成修饰层190之后，可形成钝化层150、贯穿钝化层150的源极过孔144和漏极过孔145，在钝化层150上形成源极142和漏极143。至此则形成如图3所示的高电子迁移率晶体管30。
图8说明根据本发明的一些实施例的高电子迁移率晶体管50的制造方法的中间步骤。
参考图8，在一些其他实施例中，进行如图7A、图7B、图7C、图7D以及图7E的步骤之后，可不移除绝缘间隔块160，随后在金属栅极141和绝缘间隔块160上形成钝化层150。接着，再参考图5，可形成贯穿钝化层150的源极过孔144和漏极过孔145， 在钝化层150上形成源极142和漏极143。至此则形成如图5所示的高电子迁移率晶体管50。
图9A、图9B、图9C、图9D、图9E、图9F以及图9G说明根据本发明的一些实施例的高电子迁移率晶体管20的制造方法。
参考图9A，提供衬底110。接着，在衬底110上形成沟道层120，在沟道层120上形成势垒层130，在势垒层130上形成半导体栅极材料层140'。在一些实施例中，沟道层120的材料可包含GaN，势垒层130的材料可包含AlGaN，半导体栅极材料层140'的材料可包含GaN。随后，在半导体栅极材料层140'上形成金属栅极材料层141'，在金属栅极材料层141'上形成硬掩膜材料层170'。在一些实施例中，可透过物理气相沉积(PVD)、化学气相沉积(CVD)、电镀及/或其他适合的制程沉积一或多层材料而形成形成半导体栅极材料层140'及金属栅极材料层141'。在一些实施例中，可透过CVD、旋转涂布(spin-on)、喷溅(sputtering)等及/或其他适合的制程形成硬掩膜材料层170'。
参考图9B，可对硬掩膜材料层170'进行构图，以形成其形状与预定形成的金属栅极141的形状一致的硬掩膜170，随后对形成有硬掩膜170的金属栅极材料层141'进行刻蚀，以形成具有梯形的剖面形状的金属栅极141。在一些实施例中，可透过非等向性刻蚀工艺，例如等离子体刻蚀工艺，形成具有梯形的剖面形状的金属栅极141。
参考图9C，在半导体栅极材料层140'及硬掩膜170上形成绝缘间隔块材料层160'，绝缘间隔块材料层160'可直接接触金属栅极141的侧壁141s及硬掩膜170的顶面170a。在一些实施例中，绝缘间隔块材料层160'可直接接触且覆盖金属栅极141的整个侧壁141s及硬掩膜170的整个顶面170a。在一些实施例中，可藉由等离子体增强型化学气相沉积(PECVD)在半导体栅极材料层140'及硬掩膜170上形成绝缘间隔块材料层160'，采用等离子体制程可以使得后续形成的绝缘间隔块160在作为自对准掩膜时可具有较佳的特性。
参考图9D，可对绝缘间隔块材料层160'进行构图工艺，以形成绝缘间隔块160。在一些实施例中，绝缘间隔块160可形成在半导体栅极材料层140'上且环绕金属栅极141及硬掩膜170。在一些实施例中，可以藉由進行非等向性蝕刻工藝來部分移除绝缘间隔块材料层160'，以形成绝缘间隔块160。在一些实施例中，绝缘间隔块材料层160'是由无机物制成，需要利用等离子体刻蚀以形成绝缘间隔块160。在一些实施例中，绝缘间隔块160可直接接触金属栅极141的侧壁141s及硬掩膜170的侧壁170s。在一些实施例中，绝缘间隔块160可直接接触且覆盖金属栅极141的整个侧壁141s硬掩膜170的整个侧壁170s。绝缘间隔块160的顶边缘可与硬掩膜170的顶表面边缘对齐。
参考图9E，可以硬掩膜170、金属栅极141和绝缘间隔块160的组合结构作为自对准的掩膜，对半导体栅极材料层140'进行构图，以形成半导体栅极140。在一些实施例中，可以藉由以硬掩膜170、金属栅极141和绝缘间隔块160作为自对准的掩膜，对半导体栅极材料层140'进行刻蚀，例如非等向性蚀刻工艺，以形成半导体栅极140。如图9E所示，半导体栅极140的顶面(亦即，表面140a)边缘可与绝缘间隔块160的底面(亦即，表面160b)外边缘对齐。
在一些实施例中，不移除硬掩膜170可以减少制造所述高电子迁移率晶体管20的步骤，達到簡化製程的效果。並且，在一些实施例中，绝缘间隔块材料层160'是由无机物制成，需要利用等离子体刻蚀以形成绝缘间隔块160，由于保留了金属栅极141上方的硬掩膜170，因此，在对绝缘间隔材料层160'进行刻蚀的步骤中，硬掩膜170还可以对金属栅极141进行保护，防止金属栅极141受损。
参考图9F，移除绝缘间隔块160。在一些实施例中，可选择性地移除硬掩膜170(未绘示于图中)。在一些实施例中，绝缘间隔块160与硬掩膜170可以是由相同材料制成，移除绝缘间隔块160的步骤可以一并移除硬掩膜170。
参考图9G，形成钝化层150。在一些实施例中，钝化层150直接接触金属栅极141及硬掩膜170。钝化层150可直接接触金属栅极141的整个侧壁141s及硬掩膜170的整个侧壁170s。在一些实施例中，可透过CVD、旋转涂布(spin-on)、溅镀(sputtering)及/或其他适合的非等离子体成膜制程形成钝化层150。
接着，再参考图2，可形成贯穿钝化层150的源极过孔144和漏极过孔145，在钝化层150上形成源极142和漏极143。源极142可通过源极过孔144与势垒层130相连，漏极143可通过漏极过孔145与势垒层130相连。至此则形成如图2所示的高电子迁移率晶体管20。
在一些其他实施例中，参考图4和图9F，可在移除绝缘间隔块160之后且形成钝化层150之前，在金属栅极141的侧壁141s上及硬掩膜170的侧壁170s上形成修饰层290。可透过CVD、旋转涂布(spin-on)、溅镀(sputtering)及/或其他适合的非等离子体成膜制程形成修饰层290。
接着，再参考图4，形成修饰层290之后，可形成钝化层150、贯穿钝化层150的源极过孔144和漏极过孔145，在钝化层150上形成源极142和漏极143。至此则形成如图4所示的高电子迁移率晶体管40。
图10说明根据本发明的一些实施例的高电子迁移率晶体管60的制造方法的中间步骤。
参考图10，在一些其他实施例中，进行如图9A、图9B、图9C、图9D以及图9E的步骤之后，可不移除绝缘间隔块160，随后在硬掩膜170、金属栅极141和绝缘间隔块160上形成钝化层150。接着，再参考图6，可形成贯穿钝化层150的源极过孔144和漏极过孔145，在钝化层150上形成源极142和漏极143。至此则形成如图6所示的高电子迁移率晶体管60。
图11说明根据本发明的一些实施例的高电子迁移率晶体管1。如图11所示，高电子迁移率晶体管1包含层叠设置的硅衬底11、沟道层12、势垒层13和栅极14，此外，高电子迁移率晶体管1还包含源极15和漏极16，源极15和漏极16均与势垒层13相连。栅极14包含半导体栅极14a和金属栅极14b。由于金属栅极14b的底面边缘与半导体栅极14a的顶面边缘对齐，彼此之间不存在距离，因此，当金属栅极14b接收到正向偏压时，半导体栅极14a边缘的电场较大，且漏电流的路径仅包含半导体栅极14a的侧面的高度，因此栅极的漏电流路径较短，因而使得高电子迁移率晶体管1具有相对较大的漏电流以及较低的击穿电压。
图12是本发明实施例的栅极电压Vg以及栅极漏电流Ig的对比曲线(即，图1中所示的高电子迁移率晶体管是图12中的实施例A，图11中所示的高电子迁移率晶体管是图12中的实施例B)。通过图12可以看出，本发明实施例A的高电子迁移率晶体管10的栅极漏电流较低，且栅极击穿电压也较高。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大致”、“大体上”、“大体”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么可认为所述两个数值 “大体上”或“约”相同。
如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。在一些实施例的描述中，组件提供于另一组件“上”或“之上”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
尽管已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效组件而不脱离如由所附权利要求书限定的本发明的真实精神和范围。所述说明可能未必按比例绘制。归因于制造过程中的变量等等，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性而非限定性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改都希望在此所附权利要求书的范围内。虽然已参看按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (25)

  1. 一种高电子迁移率晶体管，其特征在于其包括：
    衬底；
    设置在所述衬底上的沟道层；
    设置在所述沟道层上的势垒层；
    设置在所述势垒层上的半导体栅极；
    设置在所述半导体栅极上的金属栅极，所述金属栅极具有梯形的剖面形状，所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的所述第一表面的边缘位于所述半导体栅极的所述第一表面的边缘内部；以及
    钝化层，其直接接触所述金属栅极。
  2. 根据权利要求1所述的高电子迁移率晶体管，其特征在于所述金属栅极的剖面宽度朝向远离所述半导体栅极的方向递减。
  3. 根据权利要求1所述的高电子迁移率晶体管，其特征在于所述金属栅极的侧壁朝向远离所述金属栅极的所述第一表面的方向延伸，所述钝化层直接接触所述金属栅极的所述侧壁及顶面。
  4. 根据权利要求1-3任一项所述的高电子迁移率晶体管，其特征在于所述金属栅极的所述第一表面的所述边缘与所述半导体栅极的所述第一表面的所述边缘相隔一内缩距离，所述内缩距离相对于所述金属栅极的宽度的比例是在0.2到0.65的范围。
  5. 根据权利要求4所述的高电子迁移率晶体管，其特征在于所述内缩距离相对于所述金属栅极的所述宽度的所述比例是在0.25到0.6的范围。
  6. 根据权利要求1-3任一项所述的高电子迁移率晶体管，其特征在于所述金属栅极的所述第一表面的所述边缘与所述半导体栅极的所述第一表面的所述边缘相隔一内缩距离，所述内缩距离相对于所述半导体栅极的厚度的比例是在3到7的范围。
  7. 根据权利要求1-3任一项所述的高电子迁移率晶体管，其特征在于其进一步包括设 置在所述金属栅极上的硬掩膜。
  8. 根据权利要求7所述的高电子迁移率晶体管，其特征在于所述硬掩膜的第一表面直接接触所述金属栅极，所述硬掩膜的所述第一表面的宽度小于所述金属栅极的所述第一表面的宽度。
  9. 根据权利要求7所述的高电子迁移率晶体管，其特征在于所述硬掩膜的所述第一表面面朝所述金属栅极，所述硬掩膜的侧壁朝向远离所述硬掩膜的所述第一表面的方向延伸，所述钝化层直接接触所述硬掩膜的所述侧壁。
  10. 根据权利要求1-3任一项所述的高电子迁移率晶体管，其特征在于所述金属栅极的侧壁朝向远离所述金属栅极的所述第一表面的方向延伸，所述半导体栅极的侧壁朝向所述半导体栅极的所述第一表面的方向延伸，所述半导体栅极的所述侧壁的斜率小于所述金属栅极的所述侧壁的斜率。
  11. 根据权利要求1-3任一项所述的高电子迁移率晶体管，其特征在于其进一步包括设置在所述钝化层上的源极和漏极，所述源极通过贯穿所述钝化层的源极过孔与所述势垒层相连，所述漏极通过贯穿所述钝化层的漏极过孔与所述势垒层相连。
  12. 根据权利要求1-3任一项所述的高电子迁移率晶体管，其特征在于所述衬底包含硅材料，所述沟道层的材料包括GaN，所述势垒层的材料包括AlGaN，所述半导体栅极的材料包括GaN。
  13. 一种高电子迁移率晶体管，其特征在于其包括：
    衬底；
    设置在所述衬底上的沟道层；
    设置在所述沟道层上的势垒层；
    设置在所述势垒层上的半导体栅极；
    设置在所述半导体栅极上的金属栅极，所述金属栅极具有梯形的剖面形状，所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的所述第一表面的边缘位于所述半导体栅极的所述第一表面的边缘内部；以及
    修饰层，其直接接触所述金属栅极，且所述修饰层在所述金属栅极的所述第一表面的边缘处弯折。
  14. 根据权利要求13所述的高电子迁移率晶体管，其特征在于所述金属栅极的侧壁朝向远离所述金属栅极的所述第一表面的方向延伸，所述修饰层直接接触所述金属栅极的所述侧壁。
  15. 根据权利要求13所述的高电子迁移率晶体管，其特征在于所述金属栅极的第二表面与所述金属栅极的所述第一表面对置，所述修饰层直接接触所述金属栅极的所述第二表面。
  16. 根据权利要求13-15任一项所述的高电子迁移率晶体管，其特征在于所述修饰层包括氧化铝、氮化铝、通过非等离子体成膜法成膜而得到的氮化硅。
  17. 一种高电子迁移率晶体管的制造方法，其特征在于其包括：
    提供衬底；
    在所述衬底上形成沟道层；
    在所述沟道层上形成势垒层；
    在所述势垒层上形成半导体栅极；
    在所述半导体栅极上形成金属栅极，所述金属栅极具有梯形的剖面形状，所述金属栅极的第一表面与所述半导体栅极的第一表面接触，且所述金属栅极的所述第一表面的边缘位于所述半导体栅极的所述第一表面的边缘内部；以及
    形成钝化层，其直接接触所述金属栅极。
  18. 根据权利要求17所述的制造方法，其特征在于，形成所述半导体栅极的步骤包括：
    在形成所述金属栅极之前，在所述势垒层上形成半导体栅极材料层；
    在所述半导体栅极材料层上形成所述金属栅极及绝缘间隔块，所述绝缘间隔块直接接触所述金属栅极的侧壁；
    以所述金属栅极和所述绝缘间隔块为掩膜，对所述半导体栅极材料层进行刻蚀，以形成所述半导体栅极；以及
    移除所述绝缘间隔块。
  19. 根据权利要求18所述的制造方法，其特征在于形成所述绝缘间隔块的步骤包括：
    在所述半导体栅极材料层上形成绝缘间隔块材料层，所述绝缘间隔块材料层直接接触所述金属栅极的侧壁；以及
    進行非等向性蝕刻工藝來部分移除所述绝缘间隔块材料层，以形成所述绝缘间隔块。
  20. 根据权利要求17-19任一项所述的制造方法，其特征在于形成所述金属栅极的步骤包括：
    在所述势垒层上形成半导体栅极材料层；
    在所述半导体栅极材料层上形成金属栅极材料层；
    在所述金属栅极材料层上形成硬掩膜；以及
    对形成有所述硬掩膜的所述金属栅极材料层进行非等向性刻蚀工藝，以形成具有梯形的剖面形状的所述金属栅极。
  21. 根据权利要求20所述的制造方法，其特征在于形成所述金属栅极的步骤进一步包括：
    形成所述钝化层之前，移除所述硬掩膜。
  22. 根据权利要求17-19任一项所述的制造方法，其特征在于形成所述金属栅极的步骤包括：
    在所述势垒层上形成半导体栅极材料层；
    在所述半导体栅极材料层上溅射或者蒸镀金属材料，以形成金属栅极材料层；
    進行剥离工藝來部分移除所述金属栅极材料层，以形成具有梯形的剖面形状的所述金属栅极。
  23. 根据权利要求17-19任一项所述的制造方法，其特征在于所述金属栅极的侧壁朝向远离所述金属栅极的所述第一表面的方向延伸，所述的制造方法进一步包括：
    形成所述钝化层之前，在所述金属栅极的所述侧壁上形成修饰层。
  24. 根据权利要求17-19任一项所述的制造方法，其特征在于其进一步包括：
    形成贯穿所述钝化层的源极过孔和漏极过孔；
    在所述钝化层上形成源极和漏极，所述源极通过所述源极过孔与所述势垒层相连，所述漏极通过所述漏极过孔与所述势垒层相连。
  25. 根据权利要求17-19任一项所述的制造方法，其特征在于所述衬底包含硅材料，所述沟道层的材料包括GaN，所述势垒层的材料包括AlGaN，所述半导体栅极的材料包括GaN。
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