TW202044356A - 半導體裝置的製作方法 - Google Patents

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Abstract

一種半導體裝置的製作方法包括下列步驟。提供至少一個平台(mesa)結構，且平台結構包括一III-V族化合物半導體層。於平台結構上形成一鈍化層。於鈍化層上形成一閘極介電層。於閘極介電層上形成一閘極。於形成閘極之前，對閘極介電層進行一蝕刻製程，用以薄化閘極介電層。利用蝕刻製程調整閘極介電層的厚度，藉此達到提升半導體裝置的電性表現之效果。

Description

半導體裝置的製作方法
本發明係關於一種半導體裝置的製作方法，尤指一種利用蝕刻製程對閘極介電層進行薄化的半導體裝置的製作方法。
III-V族化合物由於其半導體特性而可應用於形成許多種類的積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor，HEMT)。近年來，氮化鎵(GaN)系列的材料由於擁有較寬能隙與飽和速率高的特點而適合應用於高功率與高頻率產品。氮化鎵系列的半導體裝置由材料本身的壓電效應產生二維電子氣(2DEG)，其電子速度及密度均較高，故可用以增加切換速度。然而，各氮化鎵系列材料層的介面狀態以及與閘極介電層之間的缺陷狀態均容易影響到半導體裝置的電性表現，故如何藉由結構或/及製程上的設計改變來改善上述問題以提升電性表現一直是相關領域人員持續努力的課題。
本發明提供了一種半導體裝置的製作方法，利用於在閘極形成之前對閘極介電層進行蝕刻製程以薄化閘極介電層，藉此調整並控制閘極介電層的厚度而達到提升半導體裝置電性表現的效果。
根據本發明之一實施例，本發明提供了一種半導體裝置的製作方法，包括下列步驟。首先，提供至少一個平台(mesa)結構，且平台結構包括一III-V族化合物半導體層。於平台結構上形成一鈍化層。於鈍化層上形成一閘極介電層。於閘極介電層上形成一閘極。於形成閘極之前，對閘極介電層進行一蝕刻製程，用以薄化閘極介電層。
以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。
在本文中使用術語“在…上”、“在…上方”或/及“在…之上”等的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
此外，為了便於描述，可以在本文使用諸如“在…之下”、“在…下方”、“在…下”、“在…之上”、“在…上方”、“在…上”等的空間相對術語來描述如圖式所示的一個元件或特徵與另一個元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或處於其他取向)並且同樣可以相應地解釋本文使用的空間相關描述詞。
在本文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸鍍、化學氣相沉積、磊晶生長、電鍍等。
在本文中對“一個實施例”、“實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都會在相關領域的技術人員的知識範圍內。
請參閱第1圖至第7圖。第1圖至第7圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中第2圖繪示了第1圖之後的製作方法示意圖，第3圖繪示了第2圖之後的製作方法示意圖，第4圖繪示了第3圖之後的製作方法示意圖，第5圖繪示了第4圖之後的製作方法示意圖，第6圖繪示了第5圖之後的製作方法示意圖，而第7圖繪示了第6圖之後的製作方法示意圖。本實施例提供一種半導體裝置的製作方法，包括下列步驟。首先，如第1圖所示，提供至少一個平台(mesa)結構M，且平台結構M包括一III-V族化合物半導體層14。在一些實施例中，可於一基底10上先形成一緩衝層12，然後於緩衝層12上形成III-V族化合物半導體層14，接著再於III-V族化合物半導體層14上形成一氮化物層16。在一些實施例中，二維電子氣15可被限定在III-V族化合物半導體層14中且位於靠近氮化物層16的一側(例如第1圖中的虛線位置)。然後，可利用微影製程(photolithography process)對氮化物層16、III-V族化合物半導體層14以及緩衝層12進行圖案化而形成平台結構M。因此，平台結構M可包括於一垂直方向(例如第1圖中所示的第一方向D1)上堆疊設置的氮化物層16、III-V族化合物半導體層14以及部分的緩衝層12，而平台結構M中的氮化物層16設置於III-V族化合物半導體層14上，但並不以此為限。在一些實施例中，平台結構M亦可視需要以不同於上述狀況的製作方法或/及材料組成來形成。此外，在一些實施例中，亦可利用上述的製作方法形成複數個平台結構M，各平台結構M中的氮化物層16與III-V族化合物半導體層14可彼此互相分離，而各平台結構M中的緩衝層12可彼此相連，但並不以此為限。
在一些實施例中，上述的基底10可包括矽基底、碳化矽(SiC)基底、氮化鎵(gallium nitride，GaN)基底、藍寶石(sapphire)基底或其他適合材料所形成之基底，而緩衝層12可包括用來幫助於基底10上以磊晶成長方式形成III-V族化合物半導體層14的緩衝材料，故緩衝層12的材料可包括例如氮化鎵、氮化鋁鎵(aluminum gallium nitride，AlGaN)或其他適合之緩衝材料。然而，平台結構M中的III-V族化合物半導體層14的製作方法並不以上述狀況為限。在一些實施例中，亦可直接對III-V族化合物半導體基底進行圖案化製程而形成平台結構M中的III-V族化合物半導體層14，且在此狀況下可不須上述的基底10以及緩衝層12。此外，III-V族化合物半導體層14可當作半導體裝置中的通道層(channel layer)而可利用氮化鎵、氮化銦鎵(indium gallium nitride，InGaN)或/及其他適合的III-V族化合物半導體材料來形成。在一些實施例中，III-V族化合物半導體層14可包括單層或多層的上述III-V族化合物材料。舉例來說，III-V族化合物半導體層14可為單層的氮化鎵，或者III-V族化合物半導體層14可為氮化鎵層與氮化鋁鎵層所形成的疊層結構，其中氮化鋁鎵層可位於氮化鎵層與緩衝層12之間，III-V族化合物半導體層14中的氮化鎵層可當作通道層，而III-V族化合物半導體層14中的氮化鋁鎵層可當作阻障層或其他用途(例如提供抗極化效果)，但並不以此為限。此外，形成於III-V族化合物半導體層14上的氮化物層16可當作半導體裝置中的阻障層(barrier layer)或蓋層，當作阻障層時可利用氮化鋁鎵、氮化鋁銦(aluminum indium nitride，AlInN)或/及氮化鋁(alumium nitride，AlN)等材料來形成，而當作蓋層時可利用氮化鋁鎵、氮化鋁、氮化鎵或/及氮化矽等材料來形成，但並不以此為限。此外，氮化物層16亦可包括單層或多層的III族氮化物材料。舉例來說，氮化物層16可為單層的氮化鋁鎵，或者氮化物層16可為氮化鋁鎵與III族氮化物材料所形成的疊層結構，例如由氮化鎵層、氮化鋁鎵層以及氮化鋁層所形成的三層結構。氮化物層16中的氮化鋁鎵層可位於氮化鎵層與氮化鋁層之間，氮化物層16中的氮化鋁層可位於氮化鋁鎵層與III-V族化合物半導體層14之間，氮化物層16中的主要成分可為氮化鋁鎵層，故氮化物層16中的氮化鋁鎵層厚度可大於氮化鎵層的厚度與氮化鋁層的厚度，但並不以此為限。
如第1圖至第2圖所示，在一些實施例中，可提供複數個平台結構M，並於多個平台結構M之間形成一隔離結構18，用以達到隔離相鄰的平台結構M的效果。隔離結構18可包括單層或多層的絕緣材料例如氧化矽、氮化矽、氮氧化矽或其他適合的絕緣材料，而隔離結構18可藉由於平台結構M之間的空間中填入上述的絕緣材料並搭配適合的製程(例如平坦化製程或/及回蝕刻製程)將形成於平台結構M上的絕緣材料移除而形成，故隔離結構18可於一水平方向(例如第2圖中所示與基底10表面平行的第二方向D2)上位於相鄰的平台結構M之間，且隔離結構18於第一方向D1上的最上表面(topmost surface)可與平台結構M的最上表面大體上共平面，但並不以此為限。
然後，如第2圖至第3圖所示，於隔離結構18形成之後，可於至少一個平台結構M中形成一溝槽R，而後續形成的閘極可部分形成於溝槽R中，故溝槽R亦可被視為一閘極溝槽，但並不以此為限。在一些實施例中，溝槽R於第一方向D1上的深度可大於氮化物層16於第一方向D1上的厚度，故溝槽R可部分形成於氮化物層16中且部分形成於III-V族化合物半導體層14中，但本發明並不以此為限。在一些實施例中，溝槽R於第一方向D1上的深度亦可小於或等於氮化物層16於第一方向D1上的厚度而使得溝槽R僅形成於氮化物層16中而未形成於III-V族化合物半導體層14中。在一些實施例中，溝槽R可利用例如感應耦合型電漿(Inductively coupled plasma，ICP)蝕刻製程或其他適合的蝕刻製程來形成，並可視需要搭配適合的蝕刻後處理(例如清洗處理或退火處理)，藉此減少形成溝槽R時所造成的蝕刻缺陷。
接著，如第3圖至第4圖所示，於平台結構M上形成一鈍化層20，並於鈍化層20上形成一閘極介電層22。換句話說，鈍化層20以及閘極介電層22可於溝槽R形成之後形成，且鈍化層20以及閘極介電層22可部分形成於溝槽R中。在一些實施例中，鈍化層20可利用原子層沉積(atomic layer deposition，ALD)製程或其他適合的成膜方式形成，使鈍化層20可共形地(conformally)形成於平台結構M上以及溝槽R中，而閘極介電層22可大體上共形地形成於鈍化層20上，但並不以此為限。在一些實施例中，鈍化層20可包括單層的材料(例如以ALD方式形成的氮化鋁或其他適合的化合物材料)或是多層堆疊的材料(例如兩層以ALD方式形成的氮化鋁或其他適合的化合物材料以及夾設於此兩層中的介電材料)，而閘極介電層22可包括氮化矽(例如Si3 N4 )、氧化矽(例如SiO2 )、氧化鋁(例如Al2 O3 )、氧化鉿(例如HfO2 )、氧化鑭(例如La2 O3 )、氧化鑥(例如Lu2 O3 )、氧化鑭鑥(LaLuO3 )或其他適合之介電材料，但並不以此為限。此外，在一些實施例中，鈍化層20與閘極介電層22可更形成於隔離結構18上，而閘極介電層22的厚度(例如第4圖中所示的第二厚度TK2)可大於鈍化層20的厚度(例如第4圖中所示的第一厚度TK1)，但並不以此為限。
之後，如第4圖至第5圖所示，可對閘極介電層22進行一蝕刻製程90，用以薄化閘極介電層22。在一些實施例中，於蝕刻製程90之後，閘極介電層22的厚度(例如第5圖中所示的第三厚度TK3)可小於鈍化層20的第一厚度TK1，但並不以此為限。此外，蝕刻製程90可包括乾式蝕刻製程、濕式蝕刻製程(例如使用稀釋氫氟酸的濕式蝕刻製程)或其他適合的蝕刻製程，藉此控制或/及調整閘極介電層22的厚度。
然後，如第5圖至第6圖所示，於蝕刻製程90之後，可形成閘極GE、源極SE以及汲極DE。閘極GE可形成於閘極介電層22上，且閘極GE可部分形成於溝槽R中。換句話說，對閘極介電層22進行的蝕刻製程90可於形成閘極GE之前施行，用以於形成閘極GE之前先對閘極介電層22進行薄化。此外，源極SE與汲極DE可分別形成於閘極GE在一水平方向(例如第二方向D2)上的兩側，且源極SE與汲極DE可分別部分形成於平台結構M中，但並不以此為限。在一些實施例中，可於平台結構M中形成對應源極SE與汲極DE的凹槽，然後再於凹槽中填入適合的導電材料並搭配圖案化製程而形成源極SE與汲極DE。因此，源極SE與汲極DE可貫穿平台結構M上的閘極介電層22與鈍化層20，且源極SE與汲極DE可部分形成於平台結構M中且部分形成於閘極介電層22上。在一些實施例中，上述之凹槽於平台結構M中的深度可大於氮化物層16於第一方向D1上的厚度，故源極SE與汲極DE可分別部分形成於氮化物層16中且部分形成於III-V族化合物半導體層14中，但本發明並不以此為限。在一些實施例中，上述之凹槽於平台結構M中的深度亦可小於或等於氮化物層16於第一方向D1上的厚度而使得源極SE與汲極DE分別形成於氮化物層16中而未形成於III-V族化合物半導體層14中。在一些實施例中，上述之凹槽可利用例如ICP蝕刻製程或其他適合的蝕刻製程來形成，並可視需要搭配適合的蝕刻後處理(例如清洗處理或退火處理)，藉此減少相關的蝕刻缺陷。
在一些實施例中，可視需要以不同的步驟分別形成閘極GE以及源極SE與汲極DE。舉例來說，可於平台結構M上形成適合的導電材料並使其填入溝槽R中，並對此導電材料進行圖案化而形成閘極GE，並於閘極GE形成之後，再形成上述對應源極SE與汲極DE的凹槽並再形成源極SE與汲極DE。然而，在一些實施例中，亦可視需要先形成源極SE與汲極DE，並於源極SE與汲極DE形成之後再形成閘極GE，或者亦可視需要以相同的材料與製程一併形成閘極GE、源極SE與汲極DE。在一些實施例中，閘極GE、源極SE與汲極DE可分別包括金屬導電材料或其他適合之導電材料。上述之金屬導電材料可包括金(Au)、鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉬(Mo)、銅(Cu)、鋁(Al)、鉭(Ta)、鈀(Pd)、鉑(Pt)、上述材料之化合物、複合層或合金，但並不以此為限。
然後，如第6圖至第7圖所示，可形成一層間介電層30覆蓋閘極GE、源極SE與汲極DE，並形成分別對應閘極GE、源極SE與汲極DE的接觸結構32而形成如第7圖所示的半導體裝置101。層間介電層30可包括單層或多層的介電材料例如氧化矽、氮化矽、氮氧化矽或其他適合的介電材料，而接觸結構32可包括電阻率相對較低的導電材料例如銅、鋁、鎢等以及位於上述的導電材料與層間介電層30之間的阻障層例如氮化鈦、氮化鉭或其他適合之阻障材料，但並不以此為限。藉由本實施例的製作方法，可在閘極GE形成之前對閘極介電層22進行蝕刻製程以薄化閘極介電層22，藉此調整並控制閘極介電層22的厚度而達到提升半導體裝置101電性表現的效果，例如可藉此降低閘極漏電的狀況，但並不以此為限。此外，藉由於平台結構M中形成溝槽R並使閘極GE至少部分形成溝槽R中的方式可對半導體裝置101的臨界電壓(threshold voltage，Vth)進行調整，例如可使臨界電壓大於零伏特，而此狀況下的半導體裝置101可被視為一種增強型(enhancement mode，E-mode)的高電子遷移率電晶體(high electron mobility transistor，HEMT)，但並不以此為限。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第8圖。第8圖所繪示為本發明第二實施例之半導體裝置102的示意圖。如第8圖所示，與上述第一實施例不同的地方在於，半導體裝置102可更包括一氟摻雜區FR以及一輔助電極FP，氟摻雜區FR可設置於位於溝槽R下方的平台結構M中，而輔助電極FP可設置於閘極GE與汲極DE之間的平台結構M上。換句話說，半導體裝置102的製作方法可包括於位於溝槽R下方的平台結構M中形成氟摻雜區FR以及於閘極GE與汲極DE之間的平台結構M上形成輔助電極FP。氟摻雜區FR可包括氟離子，氟離子可提供靜止的負電荷而可有效地空乏(deplete)載子通道的電子，使通道載子濃度降低或使通道中斷，而使載子通道成為經常性關閉狀態，故用以調整半導體裝置102的臨界電壓而使半導體裝置102成為常關式(normally-off)電晶體，但並不以此為限。氟摻雜區FR的大小以及深度可藉由調整形成氟摻雜區FR的製程(例如離子植入製程)的製程參數來控制，例如可使氟摻雜區FR至少部分位於III-V族化合物半導體層14中，或者可於溝槽R的深度小於氮化物層16的厚度的狀況下使氟摻雜區FR部分位於氮化物層16中或全部位於氮化物層16中。此外，輔助電極FP可視需要與源極SE電性連接或可使輔助電極FP為電性浮置(floating)狀態，而輔助電極FP可被視為一場板(field plate)，用以於溝槽R與汲極電極DE之間調變通道載子密度，藉此調整半導體裝置102的崩潰電壓(breakdown voltage)，但並不以此為限。在一些實施例中，輔助電極FP可與閘極GE以相同的材料以及製程一併形成，但並不此為限。在一些實施例中，輔助電極FP亦可視需要與源極SE以相同的材料以及製程一併形成，或者亦可以不同於形成閘極GE、源極SE以及汲極DE的製程來單獨形成輔助電極FP。此外，值得說明的是，本實施例的氟摻雜區FR或/及輔助電極FP亦可視需要應用於本發明的其他實施例中。
請參閱第9圖。第9圖所繪示為本發明第三實施例之半導體裝置103的示意圖。如第9圖所示，與上述第一實施例不同的地方在於，半導體裝置103可更包括複數個溝槽R位於平台結構M中，且閘極GE可至少部分形成於多個溝槽R中。此外，半導體裝置103可包括複數個氟摻雜區FR分別設置於各溝槽R下方的平台結構M中。換句話說，半導體裝置103的製作方法可包括於平台結構M中形成複數個溝槽R，且閘極GE可至少部分形成於多個溝槽R中。此外，閘極GE還可部分設置於各溝槽R之外，例如部分設置於溝槽R之外的閘極介電層22上，故設置於各溝槽R中的閘極GE可被視為以並聯方式互相電性連接，但並不以此為限。在一些實施例中，各溝槽R於第一方向D1上的深度可小於氮化物層16的於第一方向D1上的厚度，故氟摻雜區FR可全部位於氮化物層16中或部分位於氮化物層16中且部分位於III-V族化合物半導體層14中。此外，對應源極SE與汲極DE的凹槽於平台結構M中的深度亦可小於氮化物層16於第一方向D1上的厚度而使得源極SE與汲極DE分別形成於氮化物層16中而未形成於III-V族化合物半導體層14中。
請參閱第10圖至第12圖。第10圖至第12圖所繪示為本發明第四實施例之半導體裝置104的製作方法示意圖，其中第11圖繪示了第10圖之後的製作方法示意圖，而第12圖繪示了第11圖之後的製作方法示意圖。如第10圖所示，在本實施例的製作方法中，可先於平台結構M上形成一第一鈍化層20A，而此第一鈍化層20A可被視為上述鈍化層20的一部分。然後，可於第一鈍化層20A中形成一開口OP，而開口OP可暴露出下方的氮化物層16。接著，可於開口OP的側壁上形成間隙子20B。間隙子20B的形成方式可包括但並不限於在第一鈍化層20A上以及開口OP中形成一間隙子材料層，然後對此間隙子材料層進行回蝕刻以形成間隙子20B並部分暴露出氮化物層16。接著，如第10圖至第11圖所示，以間隙子20B為遮罩對平台結構M進行蝕刻而形成溝槽R。在一些實施例中，可利用間隙子20B以及第一鈍化層20A當作上述形成溝槽R的蝕刻製程中的遮罩，或者亦可另外形成圖案化遮罩(未繪示)覆蓋第一鈍化層20A並利用此圖案化遮罩以及間隙子20B當作蝕刻遮罩，而溝槽R因此可以自對準(self-aligned)的方式形成，故有助於控制溝槽R的大小或/及形成位置。接著，如第11圖至第12圖所示，於溝槽R形成之後，可再形成一第二鈍化層20C，而第二鈍化層20C可部分形成於溝槽R中且部分形成於間隙子20B以及第一鈍化層20A上。於第二鈍化層20C形成之後，可形成上述之閘極介電層22、閘極GE、源極SE以及汲極DE。在一些實施例中，第一鈍化層20A、間隙子20B以及第二鈍化層20C可分別被視為上述的鈍化層20的一部分，故鈍化層20可包括第一鈍化層20A、間隙子20B以及第二鈍化層20C，其中第一鈍化層20A與第二鈍化層20C可包括以ALD方式形成的氮化鋁或其他適合的化合物材料，而間隙子20B可包括介電材料，但並不以此為限。在一些實施例中，可於形成閘極GE、源極SE以及汲極DE之前先對閘極介電層22進行上述的蝕刻製程以達到薄化閘極介電層22的效果。此外，在一些實施例中，可未形成閘極介電層22而以第二鈍化層20C當作閘極介電層，故可於形成閘極GE、源極SE以及汲極DE之前先對第二鈍化層20C進行上述的蝕刻製程以達到薄化第二鈍化層20C的效果。
綜上所述，在本發明的半導體裝置的製作方法中，可在閘極形成之前對閘極介電層進行蝕刻製程以薄化閘極介電層，藉此調整並控制閘極介電層的厚度而達到提升半導體裝置電性表現的效果，例如可藉此降低閘極漏電。此外，還可藉由於平台結構中形成溝槽並使閘極至少部分形成於溝槽中、於溝槽下方形成氟摻雜區或/及於閘極與汲極之間的平台結構上形成輔助電極等方式調整半導體裝置的臨界電壓或/及崩潰電壓，使得半導體裝置具有增強型(enhancement mode，E-mode)的電性特徵。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底 12:緩衝層 14:III-V族化合物半導體層 15:二維電子氣 16:氮化物層 18:隔離結構 20:鈍化層 20A:第一鈍化層 20B:間隙子 20C:第二鈍化層 22:閘極介電層 30:層間介電層 32:接觸結構 90:蝕刻製程 101-104:半導體裝置 D1:第一方向 D2:第二方向 DE:汲極 FP:輔助電極 FR:氟摻雜區 GE:閘極 M:平台結構 OP:開口 R:溝槽 SE:源極 TK1:第一厚度 TK2:第二厚度 TK3:第三厚度
第1圖至第7圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中 第2圖繪示了第1圖之後的製作方法示意圖； 第3圖繪示了第2圖之後的製作方法示意圖； 第4圖繪示了第3圖之後的製作方法示意圖； 第5圖繪示了第4圖之後的製作方法示意圖； 第6圖繪示了第5圖之後的製作方法示意圖； 第7圖繪示了第6圖之後的製作方法示意圖。 第8圖所繪示為本發明第二實施例之半導體裝置的示意圖。 第9圖所繪示為本發明第三實施例之半導體裝置的示意圖。 第10圖至第12圖所繪示為本發明第四實施例之半導體裝置的製作方法示意圖，其中 第11圖繪示了第10圖之後的製作方法示意圖； 第12圖繪示了第11圖之後的製作方法示意圖。
10:基底
12:緩衝層
14:III-V族化合物半導體層
15:二維電子氣
16:氮化物層
18:隔離結構
20:鈍化層
22:閘極介電層
D1:第一方向
D2:第二方向
DE:汲極
GE:閘極
M:平台結構
R:溝槽
SE:源極

Claims (20)

  1. 一種半導體裝置的製作方法，包括： 提供至少一個平台(mesa)結構，其中該至少一個平台結構包括一III-V族化合物半導體層； 於該至少一個平台結構上形成一鈍化層； 於該鈍化層上形成一閘極介電層； 於該閘極介電層上形成一閘極；以及 於形成該閘極之前，對該閘極介電層進行一蝕刻製程，用以薄化該閘極介電層。
  2. 如請求項1所述之半導體裝置的製作方法，其中於該蝕刻製程之前，該閘極介電層的厚度大於該鈍化層的厚度，且於該蝕刻製程之後，該閘極介電層的該厚度小於該鈍化層的該厚度。
  3. 如請求項1所述之半導體裝置的製作方法，更包括： 於該至少一個平台結構中形成一溝槽，其中該閘極係至少部分形成於該溝槽中。
  4. 如請求項3所述之半導體裝置的製作方法，其中該至少一個平台結構更包括一氮化物層設置於該III-V族化合物半導體層上，且該溝槽至少部分形成於該氮化物層中。
  5. 如請求項4所述之半導體裝置的製作方法，其中該溝槽更部分形成於該III-V族化合物半導體層中。
  6. 如請求項3所述之半導體裝置的製作方法，其中該鈍化層以及該閘極介電層係於該溝槽形成之後形成，且該鈍化層以及該閘極介電層係部分形成於該溝槽中。
  7. 如請求項3所述之半導體裝置的製作方法，其中該鈍化層包括一第一鈍化層以及一間隙子，且該鈍化層以及該溝槽的形成方式包括： 於該至少一個平台結構上形成該第一鈍化層； 於該第一鈍化層中形成一開口，並於該開口的側壁上形成該間隙子；以及 以該間隙子為遮罩對該平台結構進行蝕刻而形成該溝槽。
  8. 如請求項7所述之半導體裝置的製作方法，其中該鈍化層更包括一第二鈍化層，該第二鈍化層係於該溝槽形成之後形成，且該第二鈍化層係至少部分形成於該溝槽中。
  9. 如請求項3所述之半導體裝置的製作方法，更包括： 於位於該溝槽下方的該平台結構中形成一氟摻雜區。
  10. 如請求項9所述之半導體裝置的製作方法，其中該氟摻雜區至少部分位於該III-V族化合物半導體層中。
  11. 如請求項1所述之半導體裝置的製作方法，更包括： 於該閘極在一水平方向上的兩側分別形成一源極以及一汲極，其中該源極係部分形成於該平台結構中，且該汲極係部分形成於該平台結構中。
  12. 如請求項11所述之半導體裝置的製作方法，其中該源極與該汲極貫穿該至少一個平台結構上的該閘極介電層與該鈍化層。
  13. 如請求項11所述之半導體裝置的製作方法，其中該至少一個平台結構更包括一氮化物層設置於該III-V族化合物半導體層上，且該源極與該汲極係部分形成於該氮化物層中。
  14. 如請求項13所述之半導體裝置的製作方法，其中該源極與該汲極更部分形成於該III-V族化合物半導體層中。
  15. 如請求項11所述之半導體裝置的製作方法，更包括： 於該閘極與該汲極之間的該平台結構上形成一輔助電極。
  16. 如請求項15所述之半導體裝置的製作方法，其中該輔助電極係電性浮置(floating)。
  17. 如請求項15所述之半導體裝置的製作方法，其中該輔助電極係與該源極電性連接。
  18. 如請求項1所述之半導體裝置的製作方法，其中提供至少一個該平台結構的步驟包括提供複數個該平台結構，且該半導體裝置的製作方法更包括： 於該等平台結構之間形成一隔離結構，其中該鈍化層更形成於該隔離結構上。
  19. 如請求項18所述之半導體裝置的製作方法，更包括： 於該等平台結構中的至少一個中形成一溝槽，其中該閘極係至少部分形成於該溝槽中，且該隔離結構係於該溝槽形成之前形成。
  20. 如請求項1所述之半導體裝置的製作方法，更包括： 於該至少一個平台結構中形成複數個溝槽，其中該閘極係至少部分形成於該等溝槽中。
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