JP7317936B2 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
JP7317936B2
JP7317936B2 JP2021501748A JP2021501748A JP7317936B2 JP 7317936 B2 JP7317936 B2 JP 7317936B2 JP 2021501748 A JP2021501748 A JP 2021501748A JP 2021501748 A JP2021501748 A JP 2021501748A JP 7317936 B2 JP7317936 B2 JP 7317936B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
layer
gate
ridge
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021501748A
Other languages
English (en)
Other versions
JPWO2020174956A1 (ja
Inventor
浩隆 大嶽
真也 ▲高▼堂
健太郎 近松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2020174956A1 publication Critical patent/JPWO2020174956A1/ja
Application granted granted Critical
Publication of JP7317936B2 publication Critical patent/JP7317936B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。
ノーマリーオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、たとえば、特許文献１において提案されている。
特開２０１７－７３５０６号公報
特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮゲート層（窒化物半導体ゲート層）を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
このような構成では、ゲート電極からリッジ形状のｐ型ＧａＮゲート層を介してソース電極にゲートリーク電流が流れる。ゲートリーク電流が大きい場合、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるＨＥＭＴにとって大きな課題となる。
この発明の目的は、ゲートリーク電流を低減できる窒化物半導体装置を提供することにある。
本発明の一実施形態に係る窒化物半導体装置は、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層の少なくとも前記リッジ部上に配置されたゲート電極と、前記第２窒化物半導体層上に配置され、前記リッジ部に平行なソース主電極部を有するソース電極と、前記第２窒化物半導体層上に配置され、前記リッジ部に平行なドレイン主電極部を有するドレイン電極とを含み、前記リッジ部の長手方向が、前記第２窒化物半導体層を構成する半導体結晶構造の［１１０］方向である。
この構成では、リッジ部の長手方向が、第２窒化物半導体層を構成する半導体結晶構造において［１１０］方向であるので、ゲートリーク電流のゲートリーク電流を低減できる。
この発明の一実施形態では、平面視において、前記窒化物半導体ゲート層が、前記ソース主電極部を囲むように配置されており、前記窒化物半導体ゲート層は、前記ソース主電極部の両側それぞれに配置された一対の前記リッジ部と、これらのリッジ部の対応する端部どうしを連結するリッジ連結部とを有している。
この発明の一実施形態では、前記ゲート電極は、前記一対のリッジ部上にそれぞれ形成された一対のゲート主電極部と、前記リッジ連結部上に形成され、前記一対のゲート主電極部の対応する端部どうしを連結するベース部とを有している。
この発明の一実施形態では、前記ソース主電極部の両側に、前記ゲート主電極部および前記ドレイン主電極部が、前記ソース主電極部に近い方からその順に配置されている。
この発明の一実施形態では、前記リッジの長手方向の長さに対する前記一対のリッジの間隔の比が、１／１００以下である。
この発明の一実施形態では、前記一対のリッジの両端側にある２つのリッジ連結部の対向壁の傾斜角度が、前記リッジの側壁の傾斜角度とほぼ等しい。
この発明の一実施形態では、前記窒化物半導体ゲート層が前記ソース主電極部を囲んでいる領域内において、前記ソース主電極部の端部と対応する前記リッジ連結部との間に、２次元電子ガス分断部が形成されている。
この発明の一実施形態では、前記窒化物半導体ゲート層と前記ゲート電極との間に絶縁膜が介在している。
この発明の一実施形態では、前記リッジの長手方向に沿う側壁が、（１０－１２）面である。
この発明の一実施形態では、前記リッジの長手方向に沿う側壁が前記第２窒化物半導体層の表面に対して傾斜した傾斜面であり、前記傾斜面の前記第２窒化物半導体層の表面に対する傾斜角度が８０度以上９０度未満である。
この発明の一実施形態では、前記リッジの長手方向に沿う側壁が前記第２窒化物半導体層の表面に対して垂直である。
この発明の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなり、前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなり、前記窒化物半導体ゲート層がｐ型ＧａＮ層からなる。
この発明の一実施形態に係る窒化物半導体装置の製造方法は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する第１工程と、前記窒化物半導体ゲート層材料膜上に、ゲート電極の材料膜であるゲート電極膜を形成する第２工程と、前記ゲート電極膜および前記窒化物半導体ゲート層材料膜をエッチングによってパターニングすることにより、互いに平行な一対のリッジ部とそれらの対応する端部どうしを連結するリッジ連結部を有する窒化物半導体ゲート層と、前記リッジ部上に形成されたゲート主電極部を有するゲート電極を形成する第３工程と、前記一対のリッジ部の間の領域内において前記リッジ部に平行となるように配置されたソース主電極部を含むソース電極を、前記電子供給層上に形成すると同時に、前記一対のリッジ部の外側の領域内において前記リッジ部に平行となるように配置されたドレイン主電極部を含むドレイン電極を形成する第４工程とを含み、前記リッジの長手方向が、前記第２窒化物半導体層を構成する半導体結晶構造の［１１０］方向である。
この製造方法では、ゲートリーク電流のゲートリーク電流を低減できる窒化物半導体装置が得られる。
この発明の一実施形態では、前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなる。
この発明の一実施形態では、前記第３工程では、前記窒化物半導体ゲート層材料膜は、ドライエッチングによりパターニングされる。
この発明の一実施形態では、前記第３工程では、前記窒化物半導体ゲート層材料膜は、ドライエッチングおよびドライエッチング後のウエットエッチングによりパターニングされる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための部分平面図である。 図２は、図１のII-II線に沿う拡大断面図である。 図３は、図１のIII-III線に沿う拡大断面図である。 図４Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図であって、図２の切断面に対応した断面図である。 図４Ｂは、図４Ａの次の工程を示す断面図である。 図４Ｃは、図４Ｂの次の工程を示す断面図である。 図４Ｄは、図４Ｃの次の工程を示す断面図である。 図４Ｅは、図４Ｄの次の工程を示す断面図である。 図４Ｆは、図４Ｅの次の工程を示す断面図である。 図４Ｇは、図４Ｆの次の工程を示す断面図である。 図５Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図であって、図３の切断面に対応した断面図である。 図５Ｂは、図５Ａの次の工程を示す断面図である。 図５Ｃは、図５Ｂの次の工程を示す断面図である。 図５Ｄは、図５Ｃの次の工程を示す断面図である。 図５Ｅは、図５Ｄの次の工程を示す断面図である。 図５Ｆは、図５Ｅの次の工程を示す断面図である。 図５Ｇは、図５Ｆの次の工程を示す断面図である。 図６Ａは、本実施形態に対する実験結果を示すグラフであって、ゲート－ソース間電圧Ｖｇ［Ｖ］に対するゲート－ソース間リーク電流Ｉｇ［Ａ］の実験結果を示すグラフである。 図６Ｂは、比較例に対する実験結果を示すグラフであって、ゲート－ソース間電圧Ｖｇ［Ｖ］に対するゲート－ソース間リーク電流Ｉｇ［Ａ］の実験結果を示すグラフである。 図７は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図であって、図２に対応する断面図である。 図８は、図７の窒化物半導体装置の構成を説明するための断面図であって、図３に対応する断面図である。 図９は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための部分平面図である。 図１０は、図９のX-X線に沿う断面図である。 図１１は、この発明の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図であって、図２に対応する断面図である。 図１２は、図１１の窒化物半導体装置の構成を説明するための断面図であって、図３に対応する断面図である。 図１３は、この発明の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図であって、図２に対応する断面図である。 図１４は、図１３の窒化物半導体装置の構成を説明するための断面図であって、図３に対応する断面図である。 図１５は、図２のパッシベーション膜およびソース電極の断面形状の他の例を示す断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための部分平面図である。図２は、図１のII-II線に沿う拡大断面図である。図３は、図１のIII-III線に沿う拡大断面図である。
説明の便宜上、以下において、図１、図２および図３に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、半導体装置１の表面に沿う所定の方向であり、＋Ｙ方向は、半導体装置１の表面の沿う方向であって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向とは反対の方向であり、－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
窒化物半導体装置１は、半導体積層構造（窒化物半導体構造）２と、半導体積層構造２上に配置された電極メタル構造とを含む。
電極メタル構造は、図１に示すように、複数のソース電極３、複数のゲート電極４および複数のドレイン電極５を含む。ソース電極３およびドレイン電極５はＸ方向に延びている。ゲート電極４は、互いに平行にＸ方向に延びた一対のゲート主電極部４Ａと、これらの一対のゲート主電極部４Ａの対応する端部どうしをそれぞれ連結する２つのベース部４Ｂとを含む。
１つのソース電極３は、平面視において、１つのゲート電極４の一対のゲート主電極部４Ａを覆うように形成されている。ソース電極３は、平面視において、一対のゲート主電極部４Ａの長さ中間部の間に配置されたソース主電極部３Ａと、ソース主電極部３Ａの周囲の延長部３Ｂとからなる。この実施形態では、ソース主電極部３Ａとは、平面視において、ソース電極３の全領域のうち、ソースコンタクトホール６の輪郭に囲まれた領域をいうものとする。延長部３Ｂは、平面視において、ソース電極３の全領域のうち、ソース主電極部３Ａ以外の部分をいう。ソースコンタクトホール６については、後述する。延長部３Ｂは、一対のゲート主電極部４Ａと２つのベース部４Ｂの一部を覆っている。
１つのソース電極３の両側のそれぞれに、ドレイン電極５が配置されている。ドレイン電極５は、平面視において、長手方向および幅方向の中間部であるドレイン主電極部５Ａと、ドレイン主電極部５Ａの周囲の延長部５Ｂとからなる。この実施形態では、ドレイン主電極部５Ａとは、平面視において、ドレイン電極５の全領域のうち、ドレインコンタクトホール７の輪郭に囲まれた領域をいうものとする。ドレインコンタクトホール７については、後述する。延長部５Ｂは、平面視において、ドレイン電極５の全領域のうち、ドレイン主電極部５Ａ以外の部分をいう。
図１の例では、ソース主電極部３Ａ（Ｓ）、ゲート主電極部４Ａ（Ｇ）およびドレイン主電極部５Ａ（Ｄ）は、Ｙ方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース主電極部３Ａ（Ｓ）およびドレイン主電極部５Ａ（Ｄ）でゲート主電極部４Ａ（Ｇ）を挟むことによって素子構造が構成されている。半導体積層構造２上の表面の領域は、当該素子構造を含むアクティブエリア８と、アクティブエリア８の外側のノンアクティブエリア９とからなる。ゲート電極４のベース部４Ｂは、ノンアクティブエリア９において、一対のゲート主電極部４Ａの対応する端部どうしをそれぞれ連結している。
半導体積層構造２は、図２および図３に示すように、基板１１と、基板１１の表面に形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長された第１窒化物半導体層１３と、第１窒化物半導体層１３上にエピタキシャル成長された第２窒化物半導体層１４とを含む。
基板１１は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板１１は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板１１の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板１１は、ソース電極３に電気的に接続されている。
バッファ層１２は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層１２は、基板１１の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板１１とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層１２は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
第１窒化物半導体層１３は、電子走行層を構成している。この実施形態では、第１窒化物半導体層１３は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層１３を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
第２窒化物半導体層１４は、電子供給層を構成している。第２窒化物半導体層１４は、第１窒化物半導体層１３よりもバンドギャップの大きい窒化物半導体からなっている。この実施形態では、第２窒化物半導体層１４は、第１窒化物半導体層１３よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層１４は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～１５ｎｍ程度である。
このように第１窒化物半導体層（電子走行層）１３と第２窒化物半導体層（電子供給層）１４とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層１３と第２窒化物半導体層１４との界面における第１窒化物半導体層１３の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層１３内には、第１窒化物半導体層１３と第２窒化物半導体層１４との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１０が広がっている。
第２窒化物半導体層１４とゲート電極４との間には、窒化物半導体ゲート層１５が介在している。窒化物半導体ゲート層１５は、エピタキシャル成長によって、第２窒化物半導体層１４の表面に形成されている。窒化物半導体ゲート層１５は、平面視において、ゲート電極４とほぼ同じ形状を有している。具体的には、窒化物半導体ゲート層１５は、互いに平行にＸ方向に延びた一対のリッジ部１５Ａと、これらの一対のリッジ部１５Ａの対応する端部どうしをそれぞれ連結する２つのリッジ連結部１５Ｂとを含む。
図２および図３に示すように、窒化物半導体ゲート層１５のリッジ部１５Ａ上にゲート電極４のゲート主電極部４Ａが形成され、窒化物半導体ゲート層１５のリッジ連結部１５Ｂ上にゲート電極４のベース部４Ｂが形成されている。したがって、図１に示すように、平面視において、窒化物半導体ゲート層１５は、ゲート電極４と同様に、ソース主電極部Ａを取り囲むように形成されている。つまり、ゲート電極４および窒化物半導体ゲート層１５は、それぞれ平面視で環状に形成されている。図２に示すように、窒化物半導体ゲート層１５のリッジ部１５Ａと、その上に形成されたゲート電極４のゲート主電極部４Ａとによって、ゲート部２０が構成されている。
この実施形態では、リッジ部１５Ａの長手方向（Ｘ方向）は、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向である。また、この実施形態では、リッジ部１５Ａの横断面形状は台形である。つまり、リッジ部１５Ａの側面は、第２窒化物半導体層１４の表面に対して傾斜した傾斜面である。そして、この実施形態では、リッジ部１５Ａの側面は、ほぼ（１０－１２）面である。
図１を参照して、リッジ部１５Ａの長さＬに対する一対のリッジ部１５Ａの間隔Ｄの比Ｄ／Ｌは、１/２５０程度である。リッジ部１５Ａの長さＬに対する一対のリッジ部１５Ａの間隔Ｄの比Ｄ／Ｌは、１／１００以下であることが好ましい。この理由は、比Ｄ／Ｌが１／１００以下であれば、ゲート電極４のベース部４Ｂから、窒化物半導体ゲート層１５のリッジ連結部１５Ｂを経由してソース電極３に流れるゲートリーク電流を低減できるからである。
窒化物半導体ゲート層１５は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体ゲート層１５は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ～１００ｎｍ程度である。窒化物半導体ゲート層１５に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層１５は、ゲート部２０の直下の領域において、第１窒化物半導体層（電子走行層）１３と第２窒化物半導体層（電子供給層）１４との界面付近に生じる二次元電子ガス１０を相殺するために設けられている。
ゲート電極４は、この実施形態では、ＴｉＮからなる。ゲート電極４の膜厚は、５０ｎｍ～２００ｎｍ程度である。
図１および図３を参照して、平面視において、第２窒化物半導体層１４の表面には、窒化物半導体ゲート層１５がソース主電極部３Ａを取り囲んでいる領域内において、ソース主電極部３Ａの各端部とその端部に対応するリッジ連結部１５Ｂとの間領域のそれぞれに、二次元電子ガス分断溝１６が形成されている。二次元電子ガス分断溝１６は、第１窒化物半導体層１３の内部に達しており、二次元電子ガス１０を分断している。二次元電子ガス分断溝１６は、平面視において、Ｙ方向に長い矩形状である。二次元電子ガス分断溝１６は、本発明の２次元電子ガス分断部の一例である。
図２および図３に示すように、第２窒化物半導体層１４上には、第２窒化物半導体層１４、窒化物半導体ゲート層１５およびゲート電極４の露出面を覆うパッシベーション膜１７が形成されている。したがって、ゲート部２０の側面および表面は、パッシベーション膜１７によって覆われている。この実施形態では、パッシベーション膜１７はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜１７は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮまたはそれらの複合膜から構成されてもよい。
パッシベーション膜１７には、ソースコンタクトホール６およびドレインコンタクトホール７が形成されている。ソースコンタクトホール６およびドレインコンタクトホール７は、ゲート部２０を挟む配置で形成されている。
ソース電極３のソース主電極部３Ａは、ソースコンタクトホール６を貫通して、第２窒化物半導体層１４にオーミック接触している。図１および図２に示すように、アクティブエリア８において、ソース電極３の延長部３Ｂは、ゲート部２０（ゲート主電極部４Ａ）を覆っている。図１および図３に示すように、ノンアクティブエリア９において、ソース電極３の延長部３Ｂの一部は、ゲート電極４のベース部４Ｂの一部を覆っている。また、ノンアクティブエリア９において、ソース電極３の延長部３Ｂの一部は、二次元電子ガス分断溝１６内に入り込んでいる。ドレイン電極５のドレイン主電極部５Ａは、ドレインコンタクトホール７を貫通して、第２窒化物半導体層１４にオーミック接触している。
ソース電極３およびドレイン電極５は、例えば、第２窒化物半導体層１４に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
この窒化物半導体装置１では、第１窒化物半導体層（電子走行層）１３上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層（電子供給層）１４が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層１３と第２窒化物半導体層１４との界面付近の第１窒化物半導体層１３内に二次元電子ガス１０形成され、この二次元電子ガス１０をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極４のゲート主電極部４Ａは、窒化物半導体ゲート層１５のリッジ部１５Ａを挟んで第２窒化物半導体層１４に対向している。
ゲート主電極部４Ａの下方においては、ｐ型ＧａＮ層からなるリッジ部１５Ａに含まれるイオン化アクセプタによって、第１窒化物半導体層１３および第２窒化物半導体層１４のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層１３と第２窒化物半導体層１４との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート主電極部４Ａ（ゲート部２０）の直下では、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１０が形成されない。
よって、ゲート電極４にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１０によるチャネルはゲート主電極部４Ａの直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極４に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート主電極部４Ａの直下の第１窒化物半導体層１３内にチャネルが誘起され、ゲート主電極部４Ａの両側の二次元電子ガス１０が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、たとえば、ソース電極３とドレイン電極５の間に、ドレイン電極５側が正となる所定の電圧（たとえば１０Ｖ～５００Ｖ）が印加される。その状態で、ゲート電極４に対して、ソース電極３を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図４Ａ～図４Ｇおよび図５Ａ～図５Ｇは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。図４Ａ～図４Ｇは、図２の切断面に対応する断面図であり、図５Ａ～図５Ｇは、図３の切断面に対応する断面図である。
まず、図４Ａおよび図５Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１１上に、バッファ層１２、第１窒化物半導体層１３および第２窒化物半導体層１４がエピタキシャル成長される。これにより、半導体積層構造２が得られる。
次に、図４Ｂおよび図５Ｂに示すように、ＭＯＣＶＤ法によって、第２窒化物半導体層１４上に、窒化物半導体ゲート層１５の材料膜であるゲート層材料膜３１が形成される。さらに、スパッタ法によって、ゲート層材料膜３１上に、ゲート電極４の材料膜であるゲート電極膜３２が形成される。この実施形態では、ゲート層材料膜３１はｐ型ＧａＮ膜であり、ゲート電極膜３２はＴｉＮ膜である。
次に、図４Ｃおよび図５Ｃに示すように、フォトリソグラフィにより、ゲート電極膜３２におけるゲート電極４となる部分を覆うように、ゲート電極膜３２上にレジストパターン３３が形成される。そして、レジストパターン３３をマスクとするエッチングにより、ゲート電極膜３２およびゲート層材料膜３１がパターニングされる。
これにより、ゲート電極膜３２からなるゲート電極４と、ゲート層材料膜３１からなる窒化物半導体ゲート層１５とが得られる。窒化物半導体ゲート層１５は、リッジ部１５Ａとリッジ連結部１５Ｂとからなる。ゲート電極４は、リッジ部１５Ａに形成されたゲート主電極部４Ａと、リッジ連結部１５Ｂ上に形成されたベース部４Ｂとからなる。これにより、リッジ部１５Ａとゲート主電極部４Ａとからなるゲート部２０が得られる。この後、レジストパターン３３が除去される。
ゲート層材料膜３１のパターニングは、例えば、ドライエッチングのみによって行われる。ゲート層材料膜３１のパターニングを、ドライエッチングによる第１エッチング工程と、その後のウエットエッチングによる第２エッチング工程とによって行うようにしてもよい。また、ゲート層材料膜３１の側壁にサイドウォール（例えばＳｉＯ２）を形成し、サイドウォール側壁で規定される横幅でドライエッチングを行うことでリッジ部１５Ａを形成し、その後サイドウォールを除去する工程によって、構造作製を行ってもよい。
次に、図４Ｄおよび図５Ｄに示すように、フォトリソグラフィおよびエッチングによって、第２窒化物半導体層１４の表面に、窒化物半導体ゲート層１５がソース主電極部３Ａを取り囲んでいる領域内の両端部に、二次元電子ガス分断溝１６が形成される。
次に、図４Ｅおよび図５Ｅに示すように、露出した表面全体を覆うように、パッシベーション膜１７が形成される。パッシベーション膜１７は例えばＳｉＮからなる。
次に、図４Ｆおよび図５Ｆに示すように、パッシベーション膜１７に、第２窒化物半導体層１４に達するソースコンタクトホール６およびドレインコンタクトホール７が形成される。
次に、図４Ｇおよび図５Ｇに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜３４が形成される。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜３４がパターニングされることにより、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極５が形成される。こうして、図１～図３に示すような構造の窒化物半導体装置１が得られる。
前述の実施形態に係る窒化物半導体装置１では、リッジ部１５Ａの長手方向は、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向である。これに対して、全体的な構造は前述の実施形態と同様であるが、リッジ部１５Ａの長手方向が、第２窒化物半導体層１４を構成する半導体結晶構造において［１００］方向である窒化物半導体装置を、比較例ということにする。
図１のＸ方向が、第２窒化物半導体層１４を構成する半導体結晶構造の［１１０］方向であるとすると、比較例では、リッジ部１５Ａ、ソース主電極部３Ａ、ゲート主電極部４Ａおよびドレイン主電極部５Ａの長手方向は図１のＹ方向となる。したがって、比較例では、ソース主電極部３Ａ（Ｓ）、ゲート主電極部４Ａ（Ｇ）およびドレイン主電極部５Ａ（Ｄ）は、Ｘ方向にＤＧＳＧＤＧＳの順に周期的に配置されることになる。
図６Ａおよび図６Ｂは、ゲート－ソース間電圧Ｖｇ［Ｖ］に対するゲート－ソース間リーク電流Ｉｇ［Ａ］の実験結果を示すグラフである。図６Ａのグラフは、実施形態に対する実験結果を示している。図６Ｂのグラフは、比較例に対する実験結果を示している。
また、表１は、ゲート－ソース間電圧Ｖｇが＋５Ｖおよび－５Ｖであるときの、実施形態および比較例のゲート－ソース間リーク電流Ｉｇ［ｎＡ］の実験結果を示している。
Figure 0007317936000001
図６Ａおよび図６Ｂおよび表１から、ゲート－ソース間電圧が約４［Ｖ］以上の範囲および約－４［Ｖ］以下の範囲において、比較例に比べて実施形態では、ゲート－ソース間リーク電流（ゲートリーク電流）Ｉｇが低減されていることがわかる。
この理由について考察する。結晶の選択成長の観点で見ると、Ｇａ ｐｏｌａｒ ＧａＮにおいて、［１００］方向に長手方向を有する形状に成長を行うと、選択成長された結晶の側面は表面ラフネスが大きくなるのに対し、［１１０］方向に長手方向を有する形状に成長を行うと、比較的平坦な側面が得られることが知られている。これは、［１１０］方向に長手方向を有するリッジの側面（傾斜面）が安定面となることを示している。
本実施形態および比較例のリッジ部１５Ａは、結晶の選択成長によって形成されるのではなく、窒化物半導体ゲート層１５の材料膜（この実施形態では、ｐ型ＧａＮ）をエッチング（主としてドライエッチング）することによって形成される。しかしながら、エッチングによってリッジ部１５Ａを形成した場合においても、選択成長と同様に、［１１０］方向に長手方向を有するリッジ部１５Ａの側面は、［１００］方向に長手方向を有するリッジ部１５Ａの側面に比べて、表面ラフネスが小さい面が出やすかったと推定できる。
表面ラフネスが大きいと、リッジ部１５Ａの側面の表面積が大きくなり、ゲート電極４からソース電極３へのリーク経路が多くなり、ゲートリーク電流は大きくなる。本実施形態では、比較例に比べて、リッジ部１５Ａの側面の表面ラフネスが小さいため、ゲートリーク電流が小さくなったと考えられる。
前述の実施形態では、リッジ部１５Ａの長手方向が、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向であるので、ゲートリーク電流のゲートリーク電流を低減できる。
また、前述の実施形態では、窒化物半導体ゲート層１５がソース主電極部３Ａを取り囲んでいる領域内の両端部に二次元電子ガス分断溝１６が形成されているので、ゲート電極４のベース部４Ｂから二次元電子ガスを介してソース電極３に流れるゲートリーク電流を低減することができる。
なお、前述の実施形態では、リッジ部１５Ａの側面（傾斜面）は、ほぼ（１０－１２）面であるが、リッジ部１５Ａの側面は、（１０－１２）面でなくてもよい。この場合、リッジ部１５Ａの側面の傾斜角度は、第２窒化物半導体層１４の表面に対して８０度以上９０度未満であることが好ましい。
また、図２のパッシベーション膜１７およびソース電極３の断面形状は、図１５に示されるような形状であってもよい。
図７は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図であって、図２に対応する断面図である。図８は、図７の窒化物半導体装置の構成を説明するための断面図であって、図３に対応する断面図である。
図７において、前述の図２の各部に対応する部分には図２と同じ符号を付して示す。図８において、前述の図３の各部に対応する部分には図３と同じ符号を付して示す。なお、第２実施形態に係る窒化物半導体装置の主要部の平面図は、第１実施形態に係る窒化物半導体装置１の平面図（図１）とほぼ同様である。
第２実施形態に係る窒化物半導体装置１Ａは、第１実施形態に係る窒化物半導体装置１に比べて、パッシベーション膜１７が、第１絶縁膜１７Ａと、第２絶縁膜１７Ｂとから構成されている点で異なっている。
第１絶縁膜１７Ａは、第２窒化物半導体層１４の表面（コンタクトホール６，７が形成される部分を除く）と、窒化物半導体ゲート層１５（リッジ部１５Ａおよびリッジ連結部１５Ｂ）の側面および上面の周縁部を覆うように形成されている。言い換えれば、第１絶縁膜１７Ａには、窒化物半導体ゲート層１５の上面における周縁部に囲まれた領域を露出させる開口部４１が形成されている。第１絶縁膜１７Ａは、この実施形態では、ＳｉＮ膜からなる。第１絶縁膜１７Ａは、ＳｉＯ２膜から構成されてもよい。
ゲート電極４（ゲート主電極部４Ａおよびベース部４Ｂ）は、窒化物半導体ゲート層１５の上面周縁部上の第１絶縁膜１７Ａおよび窒化物半導体ゲート層１５の上面の露出面を覆うように形成されている。
第２絶縁膜１７Ｂは、第１絶縁膜１７Ａの表面（コンタクトホール６，７が形成される部分およびゲート電極４によって覆われている部分を除く）と、ゲート電極４の側面および上面を覆うように形成されている。第２絶縁膜１７Ｂは、この実施形態では、ＳｉＮ膜からなる。第２絶縁膜１７Ｂは、ＳｉＯ２膜から構成されてもよい。
第１絶縁膜１７Ａおよび第２絶縁膜１７Ｂには、それらを貫通するソースコンタクトホール６およびドレインコンタクトホール７が形成されている。ソース電極３は、ソースコンタクトホール６を貫通して、第２窒化物半導体層１４にオーミック接触している。ドレイン電極５は、ドレインコンタクトホール７を貫通して、第２窒化物半導体層１４にオーミック接触している。
第２実施形態に係る窒化物半導体装置１Ａにおいても、リッジ部１５Ａの長手方向は、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向である。
第２実施形態に係る窒化物半導体装置１Ａにおいては、第２窒化物半導体層１４上に窒化物半導体ゲート層１５の材料膜であるゲート層材料膜が形成された後に、ゲート層材料膜がパターニングされることにより、窒化物半導体ゲート層１５が形成される。
次に、露出した表面全体を覆うように第１絶縁膜１７Ａが形成される。そして、窒化物半導体ゲート層１５の上面における周縁部に囲まれた領域が露出するように、窒化物半導体ゲート層１５上の第１絶縁膜１７Ａに開口部４１が形成される。
次に、露出した表面全体を覆うようにゲート電極４の材料膜であるゲート電極膜が形成される。そして、ゲート電極膜がパターニングされることにより、ゲート電極４が形成される。
次に、露出した表面全体を覆うように第２絶縁膜１７Ｂが形成される。そして、第１絶縁膜１７Ａおよび第２絶縁膜１７Ｂに、それらを貫通するソースコンタクトホール６およびドレインコンタクトホール７が形成される。
最後に、露出した表面全体を覆うようにソース・ドレイン電極膜が形成される。そして、ソース・ドレイン電極膜がパターニングされることにより、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極５が形成される。
図９は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための部分平面図である。図１０は、図９のX-X線に沿う断面図である。図９において、前述の図１の各部に対応する部分には図１と同じ符号を付して示す。図１０において、前述の図３の各部に対応する部分には図３と同じ符号を付して示す。図９のII-II線に沿う断面は、前述の図２の断面図と同じである。
第３実施形態に係る窒化物半導体装置１Ｂは、第１実施形態に係る窒化物半導体装置１に比べて、二次元電子ガス分断溝１６が形成されていない点のみが異なっている。第３実施形態に係る窒化物半導体装置１Ｂにおいても、リッジ部１５Ａの長手方向は、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向である。
図１１は、この発明の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図であって、図２に対応する断面図である。図１２は、図１１の窒化物半導体装置の構成を説明するための断面図であって、図３に対応する断面図である。
図１１において、前述の図２の各部に対応する部分には図２と同じ符号を付して示す。図１２において、前述の図３の各部に対応する部分には図３と同じ符号を付して示す。なお、第４実施形態に係る窒化物半導体装置１Ｃの主要部の平面図は、第１実施形態に係る窒化物半導体装置１の平面図（図１）と同様である。
第４実施形態に係る窒化物半導体装置１Ｃは、第１実施形態に係る窒化物半導体装置１に比べて、リッジ部１５Ａの側面（図１１参照）およびリッジ連結部１５Ｂの側面（図１２参照）が、第２窒化物半導体層１４の表面に対して垂直（９０度）に形成されている点のみが異なっている。第４実施形態に係る窒化物半導体装置１Ｃにおいても、リッジ部１５Ａの長手方向は、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向である。
第４実施形態に係る窒化物半導体装置１Ｃでは、第１実施形態に係る窒化物半導体装置１と同様に二次元電子ガス分断溝１６が形成されているが、二次元電子ガス分断溝１６は形成されていなくてもよい。
図１３は、この発明の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図であって、図２に対応する断面図である。図１４は、図１３の窒化物半導体装置の構成を説明するための断面図であって、図３に対応する断面図である。
図１３において、前述の図２の各部に対応する部分には図２と同じ符号を付して示す。図１４において、前述の図３の各部に対応する部分には図３と同じ符号を付して示す。なお、第５実施形態に係る窒化物半導体装置１Ｄの主要部の平面図は、第１実施形態に係る窒化物半導体装置１の平面図（図１）とほぼ同様である。
第５実施形態に係る窒化物半導体装置１Ｄは、第１実施形態に係る窒化物半導体装置１に比べて、リッジ部１５Ａの側面（図１３参照）およびリッジ連結部１５Ｂの側面（図１４参照）が、第２窒化物半導体層１４の表面に対して垂直（９０度）に形成されている点が異なっている。
さらに、第５実施形態に係る窒化物半導体装置１Ｄは、窒化物半導体ゲート層１５とゲート電極４との間にゲート絶縁膜１８が介在している点で、第１実施形態に係る窒化物半導体装置１と異なっている。ゲート絶縁膜１８は、窒化物半導体ゲート層１５の一対のリッジ部１５Ａ上に形成された一対の主絶縁膜部１８Ａと、窒化物半導体ゲート層１５のリッジ連結部１５Ｂ上に形成された主絶縁膜連結部１８Ｂとからなる。したがって、第５実施形態に係る窒化物半導体装置１Ｄでは、リッジ部１５Ａと、その上に形成された主絶縁膜部１８Ａと、その上に形成されたゲート主電極部４Ａとによって、ゲート部２０Ａが構成されている。
ゲート絶縁膜１８は、この実施形態では、ＳｉＮからなる。ゲート絶縁膜１８の厚さは、１０ｎｍ～５０ｎｍ程度である。ゲート絶縁膜１８は、ＳｉＮの他、Ｓｉ０２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ等から構成されてもよい。
第５実施形態に係る窒化物半導体装置１Ｄにおいても、リッジ部１５Ａの長手方向が、第２窒化物半導体層１４を構成する半導体結晶構造において［１１０］方向である。
この構成では、窒化物半導体ゲート層１５とゲート電極４との間にゲート絶縁膜１８が介在しているので、ゲートリーク電流をより低減させることができる。
第５実施形態に係る窒化物半導体装置１Ｄでは、第１実施形態に係る窒化物半導体装置１と同様に二次元電子ガス分断溝１６が形成されているが、二次元電子ガス分断溝１６は形成されていなくてもよい。
また、第５実施形態に係る窒化物半導体装置１Ｄでは、リッジ部１５Ａの側面およびリッジ連結部１５Ｂの側面が、第２窒化物半導体層１４の表面に対して垂直に形成されているが、これらの側面は第２窒化物半導体層１４の表面に対して傾斜した傾斜面に形成されていてもよい。つまり、リッジ部１５Ａの横断面は、台形状であってもよい。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、基板１１の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１９年２月２８日に日本国特許庁に提出された特願２０１９－３６２７１号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
１，１Ａ，１Ｂ，１Ｃ 窒化物半導体装置
２ 半導体積層構造
３ ソース電極
３Ａ ソース主電極
３Ｂ 延長部
４ ゲート電極
４Ａ ゲート主電極部
４Ｂ ベース部
５ ドレイン電極
５Ａ ドレイン主電極部
５Ｂ 延長部
６ ソースコンタクトホール
７ ドレインコンタクトホール
８ アクティブエリア
９ ノンアクティブエリア
１０ 二次元電子ガス（２ＤＥＧ）
１１ 基板
１２ バッファ層
１３ 第１窒化物半導体層（電子走行層）
１４ 第２窒化物半導体層（電子供給層）
１５ 窒化物半導体ゲート層
１５Ａ リッジ部
１５Ｂ リッジ連結部
１６ 二次元電子ガス分断溝
１７ パッシベーション膜
１８ ゲート絶縁膜
１８Ａ 主絶縁膜部
１８Ｂ 主絶縁膜連結部
２０，２０Ａ ゲート部
３１ ゲート層材料膜
３２ ゲート電極膜
３３ レジストパターン
３４ ソース・ドレイン電極膜

Claims (16)

  1. 電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置され、少なくとも一部にリッジ部を有し、アクセプタ型不純物を含む窒化物半導体ゲート層と、
    前記窒化物半導体ゲート層の少なくとも前記リッジ部上に配置されたゲート電極と、
    前記第２窒化物半導体層上に配置され、前記リッジ部に平行なソース主電極部を有するソース電極と、
    前記第２窒化物半導体層上に配置され、前記リッジ部に平行なドレイン主電極部を有するドレイン電極とを含み、
    前記リッジ部の長手方向が、前記第２窒化物半導体層を構成する半導体結晶構造の［１１０］方向である、窒化物半導体装置。
  2. 平面視において、前記窒化物半導体ゲート層が、前記ソース主電極部を囲むように配置されており、
    前記窒化物半導体ゲート層は、前記ソース主電極部の両側それぞれに配置された一対の前記リッジ部と、これらのリッジ部の対応する端部どうしを連結するリッジ連結部とを有している、請求項１に記載の窒化物半導体装置。
  3. 前記ゲート電極は、前記一対のリッジ部上にそれぞれ形成された一対のゲート主電極部と、前記リッジ連結部上に形成され、前記一対のゲート主電極部の対応する端部どうしを連結するベース部とを有している、請求項２に記載の窒化物半導体装置。
  4. 前記ソース主電極部の両側に、前記ゲート主電極部および前記ドレイン主電極部が、前記ソース主電極部に近い方からその順に配置されている、請求項３に記載の窒化物半導体装置。
  5. 前記リッジ部の長手方向の長さに対する前記一対のリッジ部の間隔の比が、１／１００以下である請求項２～４のいずれか一項に記載の窒化物半導体装置。
  6. 前記一対のリッジ部の両端側にある２つのリッジ連結部の対向壁の傾斜角度が、前記リッジ部の側壁の傾斜角度とほぼ等しい、請求項２～５のいずれか一項に記載の窒化物半導体装置。
  7. 前記窒化物半導体ゲート層が前記ソース主電極部を囲んでいる領域内において、前記ソース主電極部の端部と対応する前記リッジ連結部との間に、２次元電子ガス分断部が形成されている、請求項２～６のいずれか一項に記載の窒化物半導体装置。
  8. 前記窒化物半導体ゲート層と前記ゲート電極との間に絶縁膜が介在している、請求項１～７のいずれか一項に記載の窒化物半導体装置。
  9. 前記リッジ部の長手方向に沿う側壁が、（１０－１２）面である、請求項１～８のいずれか一項に記載の窒化物半導体装置。
  10. 前記リッジ部の長手方向に沿う側壁が前記第２窒化物半導体層の表面に対して傾斜した傾斜面であり、前記傾斜面の前記第２窒化物半導体層の表面に対する傾斜角度が８０度以上９０度未満である、請求項１～８のいずれか一項に記載の窒化物半導体装置。
  11. 前記リッジ部の長手方向に沿う側壁が前記第２窒化物半導体層の表面に対して垂直である、請求項１～８のいずれか一項に記載の窒化物半導体装置。
  12. 前記第１窒化物半導体層がＧａＮ層からなり、
    前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなり、
    前記窒化物半導体ゲート層がｐ型ＧａＮ層からなる、請求項１～１１のいずれか一項に記載の窒化物半導体装置。
  13. 基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層材料膜とを、その順に形成する第１工程と、
    前記窒化物半導体ゲート層材料膜上に、ゲート電極の材料膜であるゲート電極膜を形成する第２工程と、
    前記ゲート電極膜および前記窒化物半導体ゲート層材料膜をエッチングによってパターニングすることにより、互いに平行な一対のリッジ部とそれらの対応する端部どうしを連結するリッジ連結部を有する窒化物半導体ゲート層と、前記リッジ部上に形成されたゲート主電極部を有するゲート電極を形成する第３工程と、
    前記一対のリッジ部の間の領域内において前記リッジ部に平行となるように配置されたソース主電極部を含むソース電極を、前記電子供給層上に形成すると同時に、前記一対のリッジ部の外側の領域内において前記リッジ部に平行となるように配置されたドレイン主電極部を含むドレイン電極を形成する第４工程とを含み、
    前記リッジ部の長手方向が、前記第２窒化物半導体層を構成する半導体結晶構造の［１１０］方向である、窒化物半導体装置の製造方法。
  14. 前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなる、請求項１３に記載の窒化物半導体装置の製造方法。
  15. 前記第３工程では、前記窒化物半導体ゲート層材料膜は、ドライエッチングによりパターニングされる、請求項１３または１４に記載の窒化物半導体装置の製造方法。
  16. 前記第３工程では、前記窒化物半導体ゲート層材料膜は、ドライエッチングおよびドライエッチング後のウエットエッチングによりパターニングされる、請求項１３または１４に記載の窒化物半導体装置の製造方法。
JP2021501748A 2019-02-28 2020-01-23 窒化物半導体装置 Active JP7317936B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019036271 2019-02-28
JP2019036271 2019-02-28
PCT/JP2020/002354 WO2020174956A1 (ja) 2019-02-28 2020-01-23 窒化物半導体装置

Publications (2)

Publication Number Publication Date
JPWO2020174956A1 JPWO2020174956A1 (ja) 2021-12-23
JP7317936B2 true JP7317936B2 (ja) 2023-07-31

Family

ID=72239363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021501748A Active JP7317936B2 (ja) 2019-02-28 2020-01-23 窒化物半導体装置

Country Status (3)

Country Link
US (1) US11908927B2 (ja)
JP (1) JP7317936B2 (ja)
WO (1) WO2020174956A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817710A (zh) * 2018-12-29 2019-05-28 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
US20220293757A1 (en) * 2019-05-10 2022-09-15 Rohm Co., Ltd. Nitride semiconductor device and method for manufacturing same
JP7336606B2 (ja) 2020-11-26 2023-08-31 ローム株式会社 窒化物半導体装置
JPWO2022172588A1 (ja) * 2021-02-10 2022-08-18
WO2023276972A1 (ja) * 2021-07-01 2023-01-05 ローム株式会社 窒化物半導体装置
WO2023171438A1 (ja) * 2022-03-10 2023-09-14 ローム株式会社 窒化物半導体装置
WO2023243556A1 (ja) * 2022-06-15 2023-12-21 ローム株式会社 電界効果トランジスタ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340580A (ja) 1999-05-26 2000-12-08 Sanken Electric Co Ltd 半導体装置
JP2012064900A (ja) 2010-09-17 2012-03-29 Panasonic Corp 半導体装置
JP2012523700A (ja) 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 逆拡散抑制構造
JP2014146744A (ja) 2013-01-30 2014-08-14 Renesas Electronics Corp 半導体装置
WO2015125471A1 (ja) 2014-02-21 2015-08-27 パナソニック株式会社 電界効果トランジスタ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6767741B2 (ja) 2015-10-08 2020-10-14 ローム株式会社 窒化物半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340580A (ja) 1999-05-26 2000-12-08 Sanken Electric Co Ltd 半導体装置
JP2012523700A (ja) 2009-04-08 2012-10-04 エフィシエント パワー コンヴァーション コーポレーション 逆拡散抑制構造
JP2012064900A (ja) 2010-09-17 2012-03-29 Panasonic Corp 半導体装置
JP2014146744A (ja) 2013-01-30 2014-08-14 Renesas Electronics Corp 半導体装置
WO2015125471A1 (ja) 2014-02-21 2015-08-27 パナソニック株式会社 電界効果トランジスタ

Also Published As

Publication number Publication date
JPWO2020174956A1 (ja) 2021-12-23
US20220181477A1 (en) 2022-06-09
WO2020174956A1 (ja) 2020-09-03
US11908927B2 (en) 2024-02-20

Similar Documents

Publication Publication Date Title
JP7317936B2 (ja) 窒化物半導体装置
JP5065616B2 (ja) 窒化物半導体素子
JP7137947B2 (ja) 窒化物半導体装置
JP7175727B2 (ja) 窒化物半導体装置
WO2020213291A1 (ja) 窒化物半導体装置およびその製造方法
JP2005086171A (ja) 半導体装置及びその製造方法
JP7369725B2 (ja) 窒化物半導体装置
US20210376136A1 (en) Nitride semiconductor device
JP2023156484A (ja) 窒化物半導体装置およびその製造方法
JP7216523B2 (ja) 窒化物半導体装置
JP7097708B2 (ja) 窒化物半導体装置
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
US20220359669A1 (en) Nitride semiconductor device and method of manufacturing the same
WO2023008031A1 (ja) 窒化物半導体装置およびその製造方法
WO2021149599A1 (ja) 窒化物半導体装置の製造方法および窒化物半導体装置
JP2022084364A (ja) 窒化物半導体装置およびその製造方法
TW202145345A (zh) 氮化物半導體裝置
US11600721B2 (en) Nitride semiconductor apparatus and manufacturing method thereof
JP2007088186A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230706

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230719

R150 Certificate of patent or registration of utility model

Ref document number: 7317936

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150