JP2023156484A - 窒化物半導体装置およびその製造方法 - Google Patents

窒化物半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2023156484A
JP2023156484A JP2023134033A JP2023134033A JP2023156484A JP 2023156484 A JP2023156484 A JP 2023156484A JP 2023134033 A JP2023134033 A JP 2023134033A JP 2023134033 A JP2023134033 A JP 2023134033A JP 2023156484 A JP2023156484 A JP 2023156484A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
ridge
semiconductor layer
semiconductor device
extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023134033A
Other languages
English (en)
Inventor
浩隆 大嶽
Hirotaka Otake
学 柳原
Manabu Yanagihara
和也 長瀬
Kazuya Nagase
真也 ▲高▼堂
Shinya Takado
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JP2023156484A publication Critical patent/JP2023156484A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Lasers (AREA)

Abstract

【課題】ゲート耐圧の向上および電流コラプスの抑制を図る窒化物半導体装置及びその製造方法を提供する。【解決手段】窒化物半導体装置１は、第１開口部９を介して第２窒化物半導体層５に接し、一部がパッシベーション膜８の上方に形成されたソース電極１１と、第２開口部１１Ｃを介して第２窒化物半導体層に接し、一部がリッジ部６１を挟んでソース電極と対向するように、パッシベーション膜の上方に形成されたドレイン電極１２と、第３窒化物半導体層６と、を含み、第３窒化物半導体層は、第１開口部のリッジ部側端とリッジ部の第１開口部端との間および／またはドレイン電極のリッジ部側端とリッジ部の第２開口部端との間に、リッジ部の少なくとも一方の側面の厚さ中間位置の下側部分から外方に延びた延長部ソース側延長部６２及びドレイン側延長部６３を有している。【選択図】図１

Description

本開示は、III族窒化物半導体（以下、単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置およびその製造方法に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガス（２ＤＥＧ）が形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が例えば特許文献１において提案されている。
特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮ層を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮ層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
特開２０１７－７３５０６号公報 特開２０１１－１０９１３１号公報
リッジ形状のｐ型ＧａＮ層を使用したノーマリーオフ型のＨＥＭＴでは、ゲート－ソース間もしくはゲート－ドレイン間には、ｐ型ＧａＮ層と電子供給層・電子走行層との間で形成される半導体接合ダイオードと、ｐ型ＧａＮ層とゲート電極との間で形成されるショットキーバリアダイオードの２つが存在し、ゲート耐圧はこれらによって保たれる。しかし、ゲートから見て正方向の過剰なゲートバイアスが印加されると、ショットキーバリアダイオードからｐ型ＧａＮ層内にホールが注入され、電子供給層とｐ型ＧａＮ層との間にホールが蓄積されることで、電子供給層のバンドベンディングを引き起こし、電子リークが増加する。このことから、リッジ形状のｐ型ＧａＮ層を使用したノーマリーオフ型のＨＥＭＴは、ゲート電圧の最大定格が低いという問題がある。
また、リッジ形状のｐ型ＧａＮ層を使用したノーマリーオフ型のＨＥＭＴでは、基本的にゲート部以外のｐ型ＧａＮ層をドライエッチングで除去することによって、リッジ形状のｐ型ＧａＮ層が形成される。このため、ドライエッチングによってエッチング表面のトラップ順位が増加する。また、ＡｌＧａＮ電子供給層の厚さ途中でエッチングをストップさせることにより、ゲート電極近傍のＡｌＧａＮ電子供給層が目減りし、エッチング表面と二次元電子ガスとの距離が短くなる。そうすると、電流コラプスを促進させてしまう。
本開示の目的は、ゲート耐圧の向上および電流コラプスの抑制を図ることができる窒化物半導体装置およびその製造方法を提供することにある。
本開示の一実施形態は、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層の上方に形成され、前記第１窒化物半導体層よりもバンドギャップが大きく、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層の上方に選択的に形成され、リッジ形状のリッジ部を含み、アクセプタ型不純物を含む第３窒化物半導体層と、前記リッジ部の上方に形成されたゲート電極と、前記第２窒化物半導体層、前記第３窒化物半導体層および前記ゲート電極上に配置され、前記リッジ部を挟んで配置された第１開口部および第２開口部を有するパッシベーション膜と、前記第１開口部を介して前記第２窒化物半導体層に接し、一部が前記パッシベーション膜の上方に形成されたソース電極と、前記第２開口部を介して前記第２窒化物半導体層に接し、一部が前記リッジ部を挟んで前記ソース電極と対向するように、前記パッシベーション膜の上方に形成されたドレイン電極とを含み、前記第３窒化物半導体層は、前記第１開口部の前記リッジ部側端と前記リッジ部の前記第１開口部端との間および／または前記ドレイン電極の前記リッジ部側端と前記リッジ部の前記第２開口部端との間に、前記リッジ部の少なくとも一方の側面の厚さ中間位置の下側部分から外方に延びた延長部を有している、窒化物半導体装置を提供する。
この構成では、ゲート耐圧の向上および電流コラプスの抑制を図ることができる窒化物半導体装置を実現できる。
本開示の一実施形態では、前記ソース電極が、前記ゲート電極の一部を覆うように、前記パッシベーション膜の上方に形成されており、前記ソース電極の前記第２開口部側端は、平面視において、前記リッジ部と前記第２開口部との間に位置しており、前記第３窒化物半導体層は、前記第１開口部の前記リッジ部側端と前記ソース電極の前記第２開口部端との間に、前記リッジ部の少なくとも一方の側面の厚さ中間位置の下側部分から外方に延びた前記延長部を有している。
本開示の一実施形態では、前記延長部は、前記リッジ部の前記第１開口部側の側面から前記第１開口部に向かって延びた第１延長部を含む。
本開示の一実施形態では、前記延長部は、前記リッジ部の前記第２開口部側の側面から前記第２開口部に向かって延びた第２延長部を含む。
本開示の一実施形態では、前記延長部は、前記リッジ部の前記第１開口部側の側面から前記第１開口部に向かって延びた第１延長部と、前記リッジ部の前記第２開口部側の側面から前記第２開口部に向かって延びた第２延長部とを含む。
本開示の一実施形態では、前記第３窒化物半導体層は、前記第１開口部を挟んで対向配置された一対の前記リッジ部と、当該一対のリッジ部の対応する端部どうしを連結する連結部とを含んでおり、前記延長部は、ノンアクティブ領域において、前記一対のリッジ部または前記連結部の側面の厚さ中間位置の下側部分から外方に延びたノンアクティブ延長部を含む。
本開示の一実施形態では、前記第１延長部の長さが、前記リッジ部の幅の０．３倍以上０．９倍以下である。
本開示の一実施形態では、前記第２延長部の長さが、前記リッジ部の幅の０．７倍以上２．０倍以下である。
本開示の一実施形態では、前記第２延長部の長さが、前記リッジ部の幅の０．７倍以上１．５倍以下である。
本開示の一実施形態では、前記第１延長部の長さが、前記リッジ部の幅の０．３倍以上０．９倍以下であり、前記第２延長部の長さが、前記リッジ部の幅の０．７倍以上２．０倍以下である。
本開示の一実施形態では、前記第１延長部と前記第２延長部との、前記リッジ部の断面の幅方向の長さが互いに異なる。
本開示の一実施形態では、前記第２延長部の前記リッジ部の断面の幅方向の長さが、前記第１延長部の前記リッジ部の断面の幅方向の長さよりも長い。
本開示の一実施形態では、前記延長部の前記アクセプタ型不純物の平均濃度が、前記リッジ部の前記アクセプタ型不純物の平均濃度よりも低い。
本開示の一実施形態では、前記延長部には、実質的に前記アクセプタ型不純物が含まれてない。
本開示の一実施形態では、前記延長部の膜厚が、２５ｎｍ以下である。
本開示の一実施形態では、前記延長部の膜厚が、１５ｎｍ以下である。
本開示の一実施形態では、前記延長部の膜厚が、３ｎｍ以上である。
本開示の一実施形態では、前記延長部の膜厚が、前記リッジ部の膜厚の１／５以下である。
本開示の一実施形態では、前記延長部の膜厚が、前記リッジ部の膜厚の１／７以下である。
本開示の一実施形態では、前記第１延長部または前記第２延長部が、前記リッジ部との接合部に第１テーパ部を有しており、前記第２窒化物半導体層の表面に対する前記第１テーパ部のテーパ角が４５度以下である。
本開示の一実施形態では、前記第１延長部または前記第２延長部が、先端部に第２テーパ部を有しており、前記第２窒化物半導体層の表面に対する前記第２テーパ部のテーパ角が３０度以上８０度以下である。
本開示の一実施形態では、前記第１延長部または前記第２延長部が、前記リッジ部の側面の厚さ中間部の下方領域から外方に延びた厚膜部と、前記厚膜部の側面の厚さ中間部の下方領域からから外方に延びた薄膜部とを有する。
本開示の一実施形態では、前記第３窒化物半導体層は、前記リッジ部および前記延長部に接触せず、かつ膜厚が前記延長部とほぼ等しい離間部を有する。
本開示の一実施形態では、前記第３窒化物半導体層は、前記リッジ部および前記延長部に接触せず、かつ膜厚が前記延長部とほぼ等しい離間部を有し、前記離間部が、少なくとも、前記第２延長部と前記第２開口部との間に存在している。
本開示の一実施形態では、前記離間部が、前記ソース電極に接するソース側離間部と、前記ドレイン電極に接するドレイン側離間部とを含む。
本開示の一実施形態では、前記第２窒化物半導体層における前記第３窒化物半導体層が上方に存在する部分の第１部分の膜厚に比べて、前記第２窒化物半導体層における前記第３窒化物半導体層が上方に存在しない第２部分の膜厚の方が薄い。
本開示の一実施形態では、前記第１部分の膜厚と前記第２部分の膜厚との差が、３ｎｍ以下である。
本開示の一実施形態では、前記延長部に、前記第２窒化物半導体層の表面を露出させる第３開口部が形成されている。
本開示の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなり、前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０．１＞ｘ＞０．３）層からなり、前記第３窒化物半導体層がｐ型ＧａＮ層からなり、前記アクセプタ型不純物がＭｇまたはＺｎからなる。
本開示の一実施形態では、前記第３窒化物半導体層の下面から上方Ｘｎｍまでの領域を下層部とし、前記第３窒化物半導体層の上面から前記下層部の上面までの領域を上層部とし、前記上層部の厚さをＹｎｍとすると、前記下層部の平均アクセプタ濃度が１×１０１９ｃｍ－３以下でありかつ前記上層部の平均アクセプタ濃度が１×１０１９ｃｍ－３よりも大きいという第１条件と、５ｎｍ≦Ｘ≦４０ｎｍかつ７０ｎｍ≦Ｙ≦１４５ｎｍかつ１００ｎｍ≦Ｘ＋Ｙ≦１５０ｎｍという第２条件とを満たす。
本開示の一実施形態では、前記第３窒化物半導体層は、少なくとも、バンドギャップが異なる第１半導体領域と第２半導体領域とから構成され、前記延長部は前記第１半導体領域を含んでいる。
本開示の一実施形態では、前記第３窒化物半導体層は、少なくとも、バンドギャップが異なる第１半導体領域と第２半導体領域とから構成され、前記延長部は前記第１半導体領域で構成される。
本開示の一実施形態では、前記第３窒化物半導体層は、少なくとも、バンドギャップが異なる第１半導体領域と第２半導体領域とから構成され、前記離間部は前記第１半導体領域で構成される。
本開示の一実施形態では、前記第１半導体領域のバンドギャップは、前記第２半導体領域のバンドギャップよりも大きい。
本開示の一実施形態では、前記第１半導体領域はＡｌｖＧａ１－ｖＮで構成され、前記第２半導体領域はＡｌｗＧａ１－ｗＮで構成され、ｖ＞ｗ≧０である。
本開示の一実施形態は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体からなる第３窒化物半導体材料膜とを、その順に形成する工程と、前記第３窒化物半導体材料膜上に、ゲート電極膜を形成する工程と、前記ゲート電極膜を選択的にエッチングすることにより、前記第３窒化物半導体材料膜上にゲート電極を形成する工程と、前記第３窒化物半導体材料膜を、所定の第１指定領域において、所定の第１深さ分エッチングする第１エッチング工程と、前記第１エッチング工程後の前記第３窒化物半導体材料膜を、所定の第２指定領域において、所定の第２深さ分エッチングすることにより、前記ゲート電極の下側に配置されるリッジ部および前記リッジ部の少なくとも一側面の厚さ中間位置の下側部分から外方に延びた延長部を含む第３窒化物半導体層を形成する第２エッチング工程と、前記第２窒化物半導体層上に、前記第２窒化物半導体層上面の露出面と、前記第３窒化物半導体層および前記ゲート電極の露出面とを覆うように、パッシベーション膜を形成する工程と、前記パッシベーション膜に、前記リッジ部を挟んで対向配置された第１開口部および第２開口部を形成する工程と、前記第１開口部を貫通して前記第２窒化物半導体層に接触しかつ前記ゲート電極を覆うソース電極および前記第２開口部を貫通して前記第２窒化物半導体層に接触するドレイン電極を形成する工程を含み、前記第１または第２指定領域の第１側縁が、前記リッジ部と前記第１開口部との間に位置し、前記第１または第２指定領域の第２側縁が、前記リッジ部と、前記ソース電極の前記ドレイン電極側端との間に位置する、窒化物半導体装置の製造方法を提供する。
本開示の一実施形態では、前記第１指定領域が、前記リッジ部の幅を画定するものであり、前記第２指定領域の前記第１側縁が、前記リッジ部と前記第１開口部との間に位置し、前記第２指定領域の前記第２側縁が、前記リッジ部と前記ソース電極の前記ドレイン電極側端との間に位置する。
本開示の一実施形態では、前記第２指定領域が、前記リッジ部の幅を画定するものであり、前記第１指定領域の前記第１側縁が、前記リッジ部と前記第１開口部との間に位置し、前記第１指定領域の前記第２側縁が、前記リッジ部と前記ソース電極の前記ドレイン電極側端との間に位置する。
本開示の一実施形態では、前記第１エッチング工程と、前記第２エッチング工程の間に、前記第３窒化物半導体材料膜を、所定の第３指定領域において、所定の第３深さ分エッチングする工程を含み、前記第３指定領域は、前記第１指定領域より被エッチング領域が小さく、かつ前記第２指定領域より被エッチング領域が大きく、前記第１深さと前記第３深さの和は、前記第３窒化物半導体材料膜の厚さよりも小さい。
本開示における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本開示の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２Ａは、図１の窒化物半導体装置の製造工程の一例を示す断面図である。 図２Ｂは、図２Ａの次の工程を示す断面図である。 図２Ｃは、図２Ｂの次の工程を示す断面図である。 図２Ｄは、図２Ｃの次の工程を示す断面図である。 図２Ｅは、図２Ｄの次の工程を示す断面図である。 図２Ｆは、図２Ｅの次の工程を示す断面図である。 図２Ｇは、図２Ｆの次の工程を示す断面図である。 図２Ｈは、図２Ｇの次の工程を示す断面図である。 図３は、図２Ｄの工程の変形例を示す断面図である。 図４は、図１の窒化物半導体装置におけるドレイン側延長部およびその近傍のＳＴＥＭ顕微鏡写真を模写した断面図である。 図５は、ゲートリーク電流が増加するメカニズムを説明するためのエネルギーバンド図である。 図６は、本実施形態および第１比較例それぞれのゲート－ソース間電圧Ｖｇｓに対するゲートリーク電流Iｇの測定結果を示すグラフである。 図７は、本実施形態および第１比較例それぞれのゲート－ソース間電圧Ｖｇｓに対するＴＤＤＢ試験から得た破壊時間の測定結果を示すグラフである。 図８は、ドレイン電圧ストレス印加後のオン抵抗の測定方法を説明するためのグラフである。 図９は、本実施形態および第１比較例それぞれのドレイン－ソース間電圧Ｖｄｓに対するコラプスファクターＣＦの測定結果を示すグラフである。 図１０は、本開示の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図１１Ａは、図１０の窒化物半導体装置の製造工程の一例を示す断面図である。 図１１Ｂは、図１１Ａの次の工程を示す断面図である。 図１１Ｃは、図１１Ｂの次の工程を示す断面図である。 図１２は、本開示の第３実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図１３は、本開示の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図１４は、本開示の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図１５は、図１の窒化物半導体装置のゲート電極、ソース電極、ドレイン電極および第３窒化物半導体層の平面パターンの一例を示す図解的な平面図である。 図１６は、図１５のXVI－XVI線に沿う断面図である。 図１７は、図１５のXVII－XVII線に沿う断面図である。 図１８は、図１５の窒化物半導体装置のゲート電極、ソース電極、ドレイン電極および第３窒化物半導体層の平面パターンの他の例を示す図解的な平面図である。 図１９は、図８のXIX－XIX線に沿う断面図である。 図２０は、第３窒化物半導体の平面パターンのさらに他の変形例を示す平面図である。 図２１は、第３窒化物半導体の平面パターンのさらに他の変形例を示す平面図である。 図２２は、第３窒化物半導体の平面パターンのさらに他の変形例を示す平面図である。 図２３は、第３窒化物半導体の平面パターンのさらに他の変形例を示す平面図である。 図２４は、第１参考例を示す断面図である。 図２５は、第２参考例を示す断面図である。 図２６は、第３窒化物半導体層の変形例であって、延長部の先端部にテーパ部が設けられている変形例を示す部分拡大断面図である。 図２７は、本開示の第６実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
図１は、本開示の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５とを含む。さらに、窒化物半導体装置１は、第２窒化物半導体層５上に選択的に形成された第３窒化物半導体層６と、第３窒化物半導体層６上に形成されたゲート電極７とを含む。
さらに、この窒化物半導体装置１は、第２窒化物半導体層５、第３窒化物半導体層６およびゲート電極７を覆うパッシベーション膜８を含む。さらに、この窒化物半導体装置１は、パッシベーション膜８に形成されたソースコンタクトホール（第１開口部）９およびドレインコンタクトホール（第２開口部）１０を通って第２窒化物半導体層５に接触するソース電極１１およびドレイン電極１２を含む。ソース電極１１およびドレイン電極１２は、ゲート電極７を挟んで対向配置されている。
ソース電極１１は、ソース主電極部１１Ａと、ゲート部２０を覆うソースフィールドプレート部１１Ｂとからなる。この実施形態では、ソース主電極部１１Ａとは、平面視において、ソース電極１１の全領域のうち、ソースコンタクトホール９の輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。ソースフィールドプレート部１１Ｂは、ソース電極１１の全領域のうち、ソース主電極部１１Ａ以外の部分をいう。ソースフィールドプレート部１１Ｂは、ゲート電極７と後述するドレイン電極１２との間に配置された部分を有している。ソースフィールドプレート部１１Ｂのドレイン電極側端１１Ｃは、平面視において、ドレインコンタクトホール１０とゲート電極７（後述する第３窒化物半導体層６のリッジ部６１）との間に配置されている。ソースフィールドプレート部１１Ｂは、ゲート電圧が印加されていない状態（トランジスタオフ時）にゲート電極７とドレイン電極１２との間の二次元電子ガス１３に空乏層を広げることにより、ゲート電極７の端部への電界集中を緩和する。
基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板２は、ソース電極１１に電気的に接続されている。
バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたグレーデッドＡｌＧａＮ層からなるからなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、Ａｌ組成が第１バッファ層側から順に７５％、５０％、２５％の同膜厚のＡｌＧａＮ層３層分を合計して３００ｎｍ～１μｍ程度である。第２バッファ層を構成するグレーデッドＡｌＧａＮ層の層数やそれぞれの膜厚比は異なってもよい。バッファ層３は、例えば、ＡｌＧａＮの単膜、ＡｌＧａＮ／ＧａＮ超格子膜、ＡｌＮ／ＡｌＧａＮ超格子膜、ＡｌＮ／ＧａＮ超格子構造を有する膜などから構成されていてもよい。なお、バッファ層３を介したリーク電流を抑制するために、バッファ層３の一部に不純物を導入してバッファ層３の一部を半絶縁性にしてもよい。その場合、不純物はＣまたはＦｅであり、不純物濃度は、例えば４×１０１６ｃｍ－２以上であることが望ましいた。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層４を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣである。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体から構成されている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体から構成されている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、ＡｌｘＧａ１－ｘＮ層（０．１＜ｘ≦０．３）からなる。第２窒化物半導体層５のＡｌ組成は、２０％以上３０％以下であることが好ましく、２４％以上２５％以下であることがより好ましい。つまり、ｘは、０．２～０．３が好ましく、０．２４～０．２５がより好ましい。第２窒化物半導体層５の厚さは、８ｎｍ～２０ｎｍが好ましく、１０．５ｎｍ～１１．５ｎｍがより好ましい。
このように第１窒化物半導体層（電子走行層）４と第２窒化物半導体層（電子供給層）５とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４内には、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス１３が広がっている。
第３窒化物半導体層６は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。より具体的には、第３窒化物半導体層６は、アクセプタ型不純物がドーピングされたＡｌｙＧａ１－ｙＮ（０≦ｙ＜１，ｙ＜ｘ）層からなる。この実施形態では、第３窒化物半導体層６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっている。第３窒化物半導体層６の製造時において、アクセプタ型不純物がドーピングされたＧａＮ層の成膜後に、ｐ型化活性処理（例えば、窒素雰囲気内での加熱処理）を行わないことが好ましい。
この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。
第３窒化物半導体層６は、リッジ部３１と延長部６２，６３とを含む。リッジ部３１は、横断面が四角形状であり、上面の少なくとも幅中央部上にゲート電極が形成され、両側面各々のうち少なくとも上部が露出している。延長部６２，６３は、リッジ部６１の側面の厚さ中間位置の下側部分から第２窒化物半導体層５の表面に沿ってリッジ部６１の外方に延びている。
リッジ部６１の両側面各々のうち、延長部６２，６３が形成されている部分は露出していない。言い換えれば、リッジ部６１の両側面各々のうち、延長部６２，６３が形成されていない部分(上部)が露出している。延長部６２，６３は、平面視において、ソースコンタクトホール９とソースフィールドプレート部１１Ｂのドレイン電極側端１１Ｃとの間に配置されている。延長部６２，６３の膜厚は、リッジ部６１の膜厚よりも薄い。この実施形態では、延長部６２，６３は、ソース側延長部（第１延長部）６２と、ドレイン側延長部（第２延長部）６３とを含む。
ソース側延長部６２は、リッジ部６１とソースコンタクトホール９との間に配置されている。ソース側延長部６２は、リッジ部６１のソース電極１１側の側面の厚さ中間位置の下側部分からソースコンタクトホール９に向かって延びたテーパ部６２Ａと、テーパ部６２Ａのソース電極側端からソースコンタクトホール９に向かって延びた平坦部６２Ｂとからなる。テーパ部６２Ａの表面は、ソースコンタクトホール９に向かって膜厚が漸減するような傾斜面に形成されている。第２窒化物半導体層５の表面に対するテーパ部６２Ａの表面の傾斜角（テーパ角）は、４５度以下であることが好ましい。平坦部６２Ｂの表面は、第２窒化物半導体層５の表面とほぼ平行であり、その膜厚はテーパ部６２Ａのソース電極側端の膜厚とほぼ等しい。テーパ部６２Ａは、本開示における「第１テーパ部」の一例である。
ドレイン側延長部６３は、リッジ部６１とソースフィールドプレート部１１Ｂのドレイン電極側端１１Ｃとの間に配置されている。ドレイン側延長部６３は、リッジ部６１のドレイン電極１２側の側面の厚さ中間位置の下側部分からドレインコンタクトホール１０に向かって延びたテーパ部６３Ａと、テーパ部６３Ａのドレイン電極側端からドレインコンタクトホール１０に向かって延びた平坦部６３Ｂとからなる。テーパ部６３Ａの表面は、ドレインコンタクトホール１０に向かって膜厚が漸減するような傾斜面に形成されている。第２窒化物半導体層５の表面に対するテーパ部６３Ａの表面の傾斜角（テーパ角）は、４５度以下であることが好ましい。平坦部６３Ｂの表面は、第２窒化物半導体層５の表面とほぼ平行であり、その膜厚はテーパ部６３Ａのドレイン電極側端の膜厚とほぼ等しい。テーパ部６３Ａは、本開示における「第１テーパ部」の一例である。
リッジ部６１の膜厚は、１００ｎｍ以上であることが好ましい。リッジ部６１の膜厚は、１００ｎｍ以上１４０ｎｍ以下であることがより好ましく、１１０以上１２５ｎｍ以下であることがさらに好ましい。リッジ部６１の膜厚が１００ｎｍ以上１４０ｎｍ以下であれば、正方向のゲート最大定格電圧を高めることができるからである。この実施形態では、リッジ部６１の膜厚は、１１０ｎｍ程度である。
延長部６２，６３の膜厚（詳しくは、平坦部６２Ｂ，６３Ｂの膜厚）は、２５ｎｍ以下であることが好ましく、１５ｎｍ以下であることがより好ましい。延長部６２，６３の膜厚は、リッジ部６１の膜厚の１／５以下であることが好ましく、リッジ部６１の膜厚の１／７以下であることが好ましい。
ソース側延長部６２のリッジ部６１の幅方向の長さと、ドレイン側延長部６３のリッジ部６１の幅方向の長さとは、互いに異なっていてもよい。例えば、ドレイン側延長部６３のリッジ部６１の幅方向の長さが、ソース側延長部６２のリッジ部６１の幅方向の長さよりも長くてもよい。
リッジ部６１の幅の長さは例えば５００ｎｍ程度であり、ソース側延長部６２の長さはリッジ部６１の幅と同じ程度で、例えば１５０ｎｍ～４５０ｎｍ（リッジ部６１の幅の０．３倍～０．９倍）である。ドレイン側延長部６３の長さは、リッジ部６１の幅と同じ程度か、好ましくはそれ以上である。ドレイン側延長部６３の長さは、例えば３５０ｎｍ～１０００ｎｍ（リッジ部６１の幅の０．７倍～２．０倍）であり、好ましくは３５０ｎｍ～７５０ｎｍ（リッジ部６１の幅の０．７倍～１．５倍）である。
また、リッジ部６１の幅の長さは、ゲート電極７の幅とほぼ同じかまたは若干大きい。
延長部３２，３３のアクセプタ型不純物（Ｍｇ）の平均濃度が高すぎると、オン抵抗が増加する。このため、第３窒化物半導体層６直上のアクセプタ型不純物濃度を高くできない。そこで、第３窒化物半導体層６のアクセプタ型不純物の平均濃度を低くすると、閾値Ｖｔｈが下がってしまう。オン抵抗を増加させることなく閾値Ｖｔｈを上げるためには、第３窒化物半導体層６における延長部３２，３３よりも上層領域のアクセプタ型不純物の平均濃度を高くしたり、膜厚を厚くしたりする必要がある。
このような観点から、延長部３２，３３のアクセプタ型不純物（Ｍｇ）の平均濃度は、リッジ部３１のアクセプタ型不純物（Ｍｇ）の平均濃度よりも低くされている。これは、第２窒化物半導体層５上にエピタキシャル成長される、第３窒化物半導体層６の材料膜である第３半導体材料膜７１（図２Ａ参照）が、上面から下面に向かう方向の中央部から下面にかけて、アクセプタ型不純物濃度が漸減するような濃度プロファイルを有しているからである。
また、第３窒化物半導体層６の下面から上方Ｘｎｍまでの領域を下層部とし、第３窒化物半導体層６の上面から下層部の上面までの領域を上層部とし、上層部の厚さをＹｎｍとすると、次の第１条件および第２条件を満たすことが好ましい。
第１条件：下層部の平均アクセプタ濃度が１×１０１９ｃｍ－３以下でありかつ上層部の平均アクセプタ濃度が１×１０１９ｃｍ－３よりも大きいという条件。
第２条件：５ｎｍ≦Ｘ≦４０ｎｍかつ７０ｎｍ≦Ｙ≦１４５ｎｍかつ１００ｎｍ≦Ｘ＋Ｙ≦１５０ｎｍという条件。
また、延長部６２，６３には、実質的にアクセプタ型不純物が含まれていないことが好ましい。実質的にアクセプタ型不純物が含まれていないとは、二次イオン質量分析（SIMS: Secondary Ion Mass Spectrometry）等の元素分析によってアクセプタ型不純物が検出されない程度を意味し、例えばアクセプタ型不純物が２×１０１５ｃｍ－３以下であることを意味する。
延長部６２，６３にアクセプタ型不純物が実質的に含まれている場合には、アクセプタ型不純物が延長部６２，６３直下の第１窒化物半導体層４の伝導帯を押し上げるので、延長部６２，６３直下の二次元電子ガスのシートキャリア密度が低下する。これにより、オン抵抗が増加する。アクセプタ型不純物が実質的に含まれていない場合には、延長部６２，６３直下の二次元電子ガスのシートキャリア密度の低下を抑制できるので、オン抵抗を増加させることなく閾値Ｖｔｈを大きくできるとともにゲート耐性を高くできる。
アクセプタ型不純物がＭｇまたはＺｎである場合に、延長部６２，６３にアクセプタ型不純物が実質的に含まれないようにするためには、第３窒化物半導体層（ｐ型ＧａＮ層）６の成膜時のアクセプタ型不純物流量条件を次のように変更すればよい。すなわち、第３窒化物半導体層６の成膜時に、延長部６２，６３が含まれる下層部のアクセプタ型不純物濃度がほぼ零となり、下層部の上の中層部のアクセプタ型不純物濃度が比較的低くなり、中層部の上の上層部のアクセプタ型不純物濃度が比較的高くなるように、アクセプタ型不純物流量条件を変更すればよい。
なお、Ｚｎは下方への拡散が小さいので、アクセプタ型不純物がＺｎである場合には、前記中層部のアクセプタ型不純物濃度が、上層部のアクセプタ型不純物濃度と同様に高くなるように、アクセプタ型不純物流量条件を設定してもよい。
なお、延長部６２，６３の下半部の領域に、実質的にアクセプタ型不純物が含まれていないようにしてもよい。この場合においても、延長部６２，６３全域に実質的にアクセプタ型不純物が含まれていない場合と同様の効果が期待できる。
リッジ部６１と、リッジ部６１上に形成されたゲート電極７とによってゲート部２０が構成されている。ゲート部２０は、ソースコンタクトホール９とドレインコンタクトホール１０との間において、ソースコンタクトホール９寄りに偏って配置されている。
リッジ部６１は、ゲート部２０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）とで形成される界面の伝導帯を変化させ、ゲート電圧が印加されていない状態において、ゲート部２０の直下の領域に二次元電子ガス１３が発生しないようにするために設けられている。
ゲート電極７の横断面は、矩形状である。ゲート電極７の幅は、リッジ部６１の幅よりも狭い。ゲート電極７は、リッジ部６１の上面の幅中間部上に形成されている。したがって、ゲート電極７の上面と、リッジ部６１の一側部の上面との間に段差が形成されているとともに、ゲート電極７の上面と、リッジ部６１の他側部の上面との間に段差が形成されている。また、平面視において、ゲート電極７の両側縁は、リッジ部６１の対応する側縁よりも内方に後退している。
この実施形態では、ゲート電極７は、リッジ部６１の上面にショットキー接触している。ゲート電極７は、例えば、ＴｉＮからなる。ゲート電極７の膜厚は、６０ｎｍ以上２００ｎｍ以下が好ましく、１４０ｎｍ以上１５０以下がより好ましい。ゲート電極７は、Ｔｉ膜、ＴｉＮ膜およびＴｉＷ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
パッシベーション膜８は、第２窒化物半導体層５の露出面（コンタクトホール９，１０が臨んでいる領域を除く）、第３窒化物半導体層６の露出面およびゲート電極７の露出面を覆っている。この結果、ゲート部２０の側面および表面は、パッシベーション膜８によって覆われる。パッシベーション膜８の膜厚は、５０ｎｍ以上２００ｎｍ以下が好ましく、８５ｎｍ以上１０５ｎｍ以下がより好ましい。この実施形態では、パッシベーション膜８は、ＳｉＮ膜からなる。パッシベーション膜８は、ＳｉＮ膜、ＳｉＯ２膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＡｌＮ膜およびＡｌＯＮ膜のうちのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
ソース電極１１およびドレイン電極１２は、例えば、第２窒化物半導体層５に接触する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１３が形成され、この二次元電子ガス１３をチャネルとして利用したＨＥＭＴ（トランジスタ）が形成されている。ゲート電極２２は、第３窒化物半導体層６（詳しくはリッジ部６１）を挟んで、第２窒化物半導体層５に対向している。
ゲート電極７の下方においては、ｐ型ＧａＮ層からなるリッジ部６１に含まれるアクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層４と第２窒化物半導体層５との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート電極７（ゲート部２０）の直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１３が形成されない。
よって、ゲート電極７にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１３によるチャネルはゲート電極７の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極７に適切なオン電圧（例えば５Ｖ）を印加すると、ゲート電極７の直下の第１窒化物半導体層４内にチャネルが誘起され、ゲート電極７の両側の二次元電子ガス１３が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、たとえば、ソース電極１１とドレイン電極１２との間に、ドレイン電極１２側が正となる所定の電圧（例えば５０Ｖ～１００Ｖ）が印加される。その状態で、ゲート電極７に対して、ソース電極１１を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
なお、図２６に示すように、各延長部６２，６３は、先端部にテーパ部６２Ｇ，６３Ｇを有していてもよい。図２６の例では、ソース側延長部６２は、延長部６２の基端側のテーパ部６２Ａと、延長部６２の先端側のテーパ部６２Ｇと、それらの間の平坦部６２Ｂとからなる。同様に、ドレイン側延長部６３は、延長部６３の基端側のテーパ部６３Ａと、延長部６３の先端側のテーパ部６３Ｇと、それらの間の平坦部６３Ｂとからなる。
テーパ部６２Ｇおよびテーパ部６３Ｇの表面は、それぞれソース側延長部３２およびドレイン側延長部３３の先端に向かって膜厚が漸減するような傾斜面に形成されている。第２窒化物半導体層５の表面に対するテーパ部６２Ｇ，６３Ｇの表面の傾斜角（テーパ角）は、３０度以上８０度以下であることが好ましい。テーパ部６２Ｇ，６３Ｇは、本開示の「第２テーパ部」の一例である。
このような構成では、延長部６２，６３の先端部（テーパ部６２Ｇ，６３Ｇの下縁）と第２窒化物半導体層５との間の隅部において、パッシベーション膜８が急峻な角部を有しないので、角部への応力集中を抑制され、局所的な二次元電子ガスの増加による耐圧低下を抑制できる。
また、延長部６２，６３にアクセプタ型不純物が含まれている場合には、延長部６２，６３先端部内の二次元電子ガスのシートキャリア密度が横方向（リツジ部３１の幅方向）に連続的に変化する構造となり、トランジスタオフ時の電解集中緩和が抑制され、耐圧が向上する。
図２Ａ～図２Ｈは、前述の窒化物半導体装置１の製造方法の一例を説明するための断面図であり、製造方法における複数の段階における断面構造が示されている。
まず、図２Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、バッファ層３、第１窒化物半導体層（電子走行層）４および第２窒化物半導体層（電子供給層）５および第３窒化物半導体層６の材料膜である第３半導体材料膜７１がエピタキシャル成長される。
次に、図２Ｂに示すように、例えばスパッタ法によって、露出した表面全体を覆うように、ゲート電極７の材料膜であるゲート電極膜７２が形成される。
次に、図２Ｃに示すように、ゲート電極膜７２上に、第１絶縁膜（例えばＳｉＯ２膜）７３が形成される。そして、例えばドライエッチングによって、ゲート電極膜７２表面におけるゲート電極作成予定領域上の第１絶縁膜７３を残して、第１絶縁膜７３が選択的に除去される。そして、第１絶縁膜７３をマスクとしたドライエッチングにより、ゲート電極膜７２がパターニングされる。これにより、ゲート電極７が形成される。
この後、例えばプラズマ化学的蒸着法（ＰＥＣＶＤ法）によって、露出した表面全体を覆うように第２絶縁膜（例えばＳｉＯ２膜）７４が形成される。そして、例えばドライエッチングにより、第２絶縁膜７４がエッチバックされることにより、ゲート電極７および第１絶縁膜７３の側面を覆う第２絶縁膜７４が形成される。
次に、図２Ｄに示すように、第１絶縁膜７３および第２絶縁膜７４をマスクとした第１ドライエッチング工程により、第３半導体材料膜７１が、所定の第１指定領域において所定の第１深さ分エッチングされる。具体的には、第３半導体材料膜７１における第１および第２絶縁膜７３，７４によって覆われていない領域（第１指定領域）が、所定の第１深さ分エッチングされる。第１深さは、第３半導体材料膜７１の厚さから、延長部６２，６３の平坦部６２Ｂ，６３Ｂの厚さを差し引いた厚さとほぼ等しい。
第１ドライエッチング工程後の第３半導体材料膜７１は、第１および第２絶縁膜７３，７４の直下のリッジ部６１と、リッジ部６１以外の薄膜部８２，８３とから構成される。薄膜部８２，８３は、リッジ部６１の一方の側面の厚さ中間位置の下側部分から外方に突出したソース側薄膜部８２と、リッジ部６１の他方の側面の厚さ中間位置の下側部分から外方に突出したドレイン側薄膜部８３とからなる。
ソース側薄膜部８２は、リッジ部６１の一方の側面の厚さ中間位置の下側部分から外方に向かって延びかつ厚さが外方に向かって漸減するテーパ部８２Ａと、テーパ部８２Ａの突出端から外方に向かって延びかつ厚さがほぼ一定の平坦部８２Ｂとからなる。ドレイン側薄膜部８３は、リッジ部６１の他方の側面の厚さ中間位置の下側部分から外方に向かって延びかつ厚さが外方に向かって漸減するテーパ部８３Ａと、テーパ部８３Ａの突出端から外方に向かって延びかつ厚さがほぼ一定の平坦部８３Ｂとからなる。
第１ドライエッチング工程は、構造物近傍のエッチング速度が遅い条件（例えばＩＣＰを用いたエッチングにて被エッチング対象物側に掛けられたＢｉａｓが３０Ｗ以下）で、干渉光を使ったエンドポイントモニタによるエッチング膜厚管理を適用しながら１ステップ形成されていてよい。また、第１ドライエッチング工程は、第３半導体材料膜７１の表面からテーパ部８２Ａ，８３Ａの上端位置までの第３半導体材料膜７１をエッチングする前工程と、テーパ部８２Ａ，８３Ａの上端位置から平坦部８２Ｂ，８３Ｂの上面までの第３半導体材料膜７１をエッチングする後工程からなっていてもよい。この場合には、前工程と後工程との間において、例えば、エッチングガスの量やプラズマの電力が変更されることにより、エッチング速度が変更される。具体的には、後工程のエッチング速度が、前工程のエッチング速度よりも遅くされる。
次に、図２Ｅに示すように、第３窒化物半導体層６の形成予定領域を覆うレジスト（図示略）をマスクとした第２ドライエッチング工程により、第３半導体材料膜７１が、所定の第２指定領域において所定の第２深さ分エッチングされる。具体的には、第３半導体材料膜７１におけるレジストマスクによって覆われていない領域（第２指定領域）が、所定の第２深さ分エッチングされる。第２ドライエッチング工程においては、第３半導体材料膜７１と第２窒化物半導体層５の間で選択比が１０以上の条件（例えば、Ｃｌ２にＯ２またはＣＦ４などを混合したガスを使用する）で、第３半導体材料膜７１がエッチングされる。第２深さは、延長部６２，６３の平坦部６２Ｂ，６３Ｂの厚さとほぼ等しい。
第２ドライエッチング工程後の第３半導体材料膜７１は、第１および第２絶縁膜７３，７４の直下のリッジ部６１と、リッジ部６１以外の延長部６２，６３とからなる。前述したように、延長部６２，６３は、ソース側延長部６２とドレイン側延長部６３とを含む。ソース側延長部６２は、テーパ部６２Ａと平坦部６２Ｂとからなる。ドレイン側延長部６３は、テーパ部６３Ａと平坦部６３Ｂとからなる。
このようにして、リッジ部６１と延長部６２，６３とからなる第３窒化物半導体層６が得られる。また、リッジ部６１と、リッジ部６１上面の幅中間部上に形成されたゲート電極７とからなるゲート部２０が得られる。
次に、図２Ｆに示すように、ウエットエッチングにより、第１および第２絶縁膜７３，７４が除去される。この後、露出した表面全体を覆うように、パッシベーション膜８が形成される。パッシベーション膜８は例えばＳｉＮからなる。
次に、図２Ｇに示すように、パッシベーション膜８に、ソースコンタクトホール９およびドレインコンタクトホール１０が形成される。
次に、図２Ｈに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜７６が形成される。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜７６がパターニングされることにより、第２窒化物半導体層５に接触するソース電極１１およびドレイン電極１２が形成される。こうして、図１に示すような構造の窒化物半導体装置１が得られる。
なお、図２Ｄの工程に代えて、図３に示される工程を用いてもよい。
すなわち、図２Ｃの工程が終了すると、図３に示すように、第３窒化物半導体層６の形成予定領域を覆うレジスト（図示略）をマスクとした第１ドライエッチング工程により、第３半導体材料膜７１が、所定の第１指定領域において所定の第１深さ分エッチングされる。具体的には、レジストマスクによって覆われていない領域（第１指定領域）が、所定の第１深さ分エッチングされる。第１深さは、例えば、第３半導体材料膜７１の厚さ（リッジ部６１の厚さ）の１／３程度の深さである。
第１ドライエッチング工程後の第３半導体材料膜７１は、第１絶縁膜７３および第２絶縁膜７４の直下の厚膜部９１と、厚膜部９１以外の薄膜部９２とからなる。
この後、第１絶縁膜７３および第２絶縁膜７４をマスクとした第２ドライエッチング工程により、第３半導体材料膜７１が、所定の第２指定領域において所定の第２深さ分エッチングされる。具体的には、第３半導体材料膜７１における第１および第２絶縁膜７３，７４によって覆われていない領域（第２指定領域）が、所定の第２深さ分エッチングされる。第２深さは、例えば、図３の厚膜部９１の厚さとほぼ等しい深さである。
第２ドライエッチング工程後の第３半導体材料膜７１は、前述の図２Ｅに示されるように、第１および第２絶縁膜７３，７４の直下のリッジ部６１と、リッジ部６１以外の延長部６２，６３とからなる。前述したように、延長部６２，６３は、ソース側延長部６２とドレイン側延長部６３とを含む。ソース側延長部６２は、テーパ部６２Ａと平坦部６２Ｂとからなる。ドレイン側延長部６３は、テーパ部６３Ａと平坦部６３Ｂとからなる。
このようにして、リッジ部６１と延長部６２，６３とからなる第３窒化物半導体層６が得られる。また、リッジ部６１と、リッジ部６１上面の幅中間部上に形成されたゲート電極７とからなるゲート部２０が得られる。
なお、第２ドライエッチング工程は、構造物近傍のエッチング速度が遅い条件（例えばＩＣＰを用いたエッチングにて被エッチング対象物側に掛けられたＢｉａｓが３０Ｗ以下）で１ステップ形成されていてよい。また、第２ドライエッチング工程は、第３半導体材料膜７１の表面からテーパ部６２Ａ，６３Ａの上端までの第３半導体材料膜７１をエッチングする前工程と、テーパ部６２Ａ，６２Ａの上端から第２窒化物半導体層５の表面までの第３半導体材料膜７１をエッチングする後工程からなっていてもよい。この場合には、前工程と後工程との間において、例えば、エッチングガスの量やプラズマの電力が変更されることにより、エッチング速度が変更される。具体的には、後工程のエッチング速度が、前工程のエッチング速度よりも遅くされる。図３の工程が終了すると、前述の図２Ｆの工程が行われる。
図４は、図１の窒化物半導体装置におけるドレイン側延長部６３およびその近傍のＳＴＥＭ（Scanning Tunneling Electron Microscopy）顕微鏡写真を模写した断面図である。図４から、ドレイン側延長部６３（より詳しくは平坦部６３Ｂ）が１０ｎｍ程度の膜厚で形成されていることが確認できる。
以下において、図１の窒化物半導体装置１において、延長部６２，６３が省略された構成を、第１比較例ということにする。また、特許文献２の図８に示されるように、ＡｌＧａＮ電子供給層上において、リッジ形状の厚膜のｐ型ＧａＮ層が形成されている領域以外の領域全域に、薄膜のｐ型ＧａＮ層が形成された構造を第２比較例ということにする。
図１に示される第１実施形態に係る窒化物半導体装置１では、第３窒化物半導体層６が、リッジ部６１の側面の厚さ中間位置の下側部分から外方に延びた延長部６２，６３を有している。これにより、第１実施形態に係る窒化物半導体装置１では、第１比較例に比べてゲートリーク電流を低減してゲート耐圧を伸ばしつつ、電流コラプスを抑制でき、第２比較例に比べて耐圧の低下を抑制できる。これらの効果につき、以下、詳しく説明する。
まず、図５を参照して、ゲートリーク電流が増大するメカニズムについて説明する。図５は、第１比較例のエネルギー分布を示すエネルギーバンド図である。図５において、Ｅｃは、伝導帯のエネルギーレベルであり、Ｅｖは価電子帯のエネルギーレベルである。
図５に示すように、トランジスタオフ時には、伝導帯のエネルギーレベルＥｃからわかるように、ＧａＮからなる第１窒化物半導体層４とＡｌＧａＮからなる第２窒化物半導体層５との界面において、伝導帯内に電子に対する障壁が形成されている。これにより、第１窒化物半導体層４からｐ型ＧａＮからなる第３窒化物半導体層６への電子の移動が抑制されるので、ゲートリーク電流は大きくならない。
ゲート電極７とソース電極１１との間にゲート－ソース間電圧Ｖｇｓが印加されると、ゲート電極７からｐ型ＧａＮからなる第３窒化物半導体層６内にホールが注入される。価電子帯のエネルギーレベルＥｖからわかるように、第３窒化物半導体層６と第２窒化物半導体層５との界面にホールに対する障壁（価電子帯障壁）が形成されているため、第３窒化物半導体層６内に注入されたホールが当該界面に蓄積される。そうすると、図５に破線で示すように第２窒化物半導体層５の電子に対する障壁（伝導帯障壁）が下がるので、第１窒化物半導体層４から第３窒化物半導体層６へ電子が移動しやすくなる。これにより、ゲートリーク電流が増大する。
本実施形態では、第３窒化物半導体層６は延長部６２，６３を有しているため、第３窒化物半導体層６と第２窒化物半導体層５との界面の面積が、第１比較例に比べて大きくなる。これにより、本実施形態では、第３窒化物半導体層６と第２窒化物半導体層５との界面に蓄積されるホールの密度が第１比較例に比べて低くなる。これにより、本実施形態では、第２窒化物半導体層５の伝導帯障壁の低下が第１比較例に比べて抑制されるので、第１比較例に比べてゲートリーク電流を低減できる。
図６は、本実施形態および第１比較例それぞれのゲート－ソース間電圧Ｖｇｓに対するゲートリーク電流Iｇの測定結果を示すグラフである。図６において、実線は本実施形態に対する測定結果を示し、破線は第１比較例に対する測定結果を示している。
図６のグラフから、本実施形態では、ゲート－ソース間電圧Ｖｇｓが３Ｖ以上の範囲において、第１比較例に比べて、ゲートリーク電流Iｇが小さくなっていることかわかる。
図７は、本実施形態および第１比較例それぞれのゲート－ソース間電圧Ｖｇｓに対するＴＤＤＢ（Time Dependent Dielectric Breakdown）試験から得た破壊時間（Time to Breakdown）の測定結果を示すグラフである。図７において、実線は本実施形態に対する測定結果を示し、破線は第１比較例に対する測定結果を示している。
図７のグラフから、本実施形態では、第１比較例に比べて、ゲート－ソース間電圧Ｖｇｓに対する寿命視点の耐性も２Ｖ程度向上していることがわかる。
一方、電流コラプスは、トランジスタオフ時において、ドレインーソース間に印加される電圧によってＡｌＧａＮ電子供給層表面やＧａＮ電子走行層内にトラップされた電子が二次元電子ガス１３を阻害し、オン抵抗を増大させる現象である。
本実施形態では、第３窒化物半導体層６が延長部６２，６３を有しているので、ゲート部近傍のエッチング表面（本実施形態では延長部６２，６３の表面）と二次元電子ガス１３との間の物理的距離を、比較例に比べて大きくすることができる。なお、第１比較例のゲート部近傍のエッチング表面は、第２窒化物半導体層５の表面となる。これにより、ゲート部近傍のエッチング表面にトラップされた電子が二次元電子ガス１３を阻害するのを抑制できるので、電流コラプスが抑制される。
本実施形態および第１比較例に対して、複数のドレイン－ソース間電圧Ｖｄｓ毎に、電流コラプスの大きさの指標であるコラプスファクターＣＦを測定した。所定のドレイン－ソース間電圧Ｖｄｓに対するコラプスファクターＣＦは、ストレス印加前のオン抵抗をＲｏｎ（initial）とし、ドレインストレス印加後のオン抵抗をＲｏｎ（after stress）とすると、次式（１）によって表される。
ＣＦ＝Ｒｏｎ（after stress）／Ｒｏｎ（initial） …（１）
コラプスファクターＣＦは、ＣＦが小さいほど電流コラプスが小さいことを示す指標である。
所定のドレイン－ソース間電圧Ｖｄｓに対するドレインストレス印加後のオン抵抗は、次のようにして測定される。すなわち、図８を参照して、ソース電極１１とドレイン電極１２との間に当該所定のドレイン－ソース間電圧Ｖｄｓを所定の第１時間Ｔ１（例えば、１ｓｅｃ～２ｓｅｃ）だけ印加した後、ドレイン－ソース間電圧Ｖｄｓを零にする。そして、所定時間Ｔ２（例えば１００μｓｅｃ）が経過すると、ソース電極１１とドレイン電極１２との間に当該所定のドレイン－ソース間電圧Ｖｄｓを印加すると同時にソース電極１１とゲート電極７との間に所定のゲート－ソース間電圧Ｖｇｓを印加する。この後の期間Ｔ３内に、ドレインストレス印加後のオン抵抗Ｒｏｎ（after stress）を測定する。ストレス印加前のオン抵抗Ｒｏｎ（initial））は、ストレス印加前に測定される。
図９は、本実施形態および第１比較例それぞれのドレイン－ソース間電圧Ｖｄｓに対するコラプスファクターＣＦの測定結果を示すグラフである。図９において、実線は本実施形態に対する測定結果を示し、破線は第１比較例に対する測定結果を示している。
図９のグラフから、本実施形態では、第１比較例に比べて、コラプスファクターＣＦが小さくなっていることかわかる。つまり、本実施形態では、第１比較例に比べて、電流コラプスが抑制されていることがわかる。
第２比較例では、ソースフィールドプレートによって、ゲート－ドレイン間の二次元電子ガスを空乏化させようとした場合、次のような問題が生じる。すなわち、ソースフィールドプレートのドレイン電極側端と二次元電子ガスとの間に、薄膜のｐ型ＧａＮ層が存在しているために、ソースフィールドプレートによって二次元電子ガスに空乏層を効果的に広げられず、耐圧が低下する。
これに対し、本実施形態では、ドレイン側延長部６３のドレイン電極側端は、平面視において、リッジ部６１のドレイン電極１２側の側面とソースフィールドプレート部１１Ｂのドレイン電極側端１２Ｃとの間に形成されている。言い換えれば、ソースフィールドプレート部１１Ｂのドレイン電極側端１２Ｃの真下には、延長部６２，６３は存在しない。これにより、ソースフィールドプレート部１１Ｂによって、二次元電子ガスに空乏層を効果的に広げることができるので、第２比較例に比べて耐圧の低下を抑制できる。
図１０は、本開示の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図１０において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第２実施形態に係る窒化物半導体装置１Ａでは、図１の窒化物半導体装置１のテーパ部６２Ａおよび６３Ａに相当する部分６２Ｃおよび６３Ｃが、それぞれ図１の窒化物半導体装置１の平坦部６２Ｂおよび６３Ｂに相当する部分６２Ｄおよび６３Ｄよりも膜厚が厚い第１平坦部６２Ｃおよび６３Ｃに形成されている点で、第１実施形態と異なっている。
つまり、第２実施形態に係る窒化物半導体装置１Ａでは、ソース側延長部６２は、リッジ部６１のソース電極１１側の側面の厚さ中間位置の下側部分からソースコンタクトホール９に向かって延びた断面矩形状の第１平坦部（厚膜部）６２Ｃと、第１平坦部６２Ｃのソース電極１１側の側面の厚さ中間位置の下側部分からソースコンタクトホール９に向かって延びた断面矩形状の第２平坦部（薄膜部）６２Ｄとからなる。
また、ドレイン側延長部６３は、リッジ部６１のドレイン電極１２側の側面の厚さ中間位置の下側部分からドレインコンタクトホール１０に向かって延びた断面矩形状の第１平坦部（厚膜部）６３Ｃと、第１平坦部６３Ｃのドレイン電極１２側の側面の厚さ中間位置の下側部分からドレインコンタクトホール１０に向かって延びた断面矩形状の第２平坦部（薄膜部）６３Ｄとからなる。
図１１Ａ～図１１Ｃは、第２実施形態に係る窒化物半導体装置１Ａの製造方法の一例を説明するための断面図であり、製造方法における複数の段階における断面構造が示されている。
第２実施形態に係る窒化物半導体装置１Ａを製造する場合には、まず、前述した図２Ａ～図２Ｃに示される工程が実施される。ここでは、第３半導体材料膜７１の厚さは、１１０ｎｍ程度であるとする。図２Ｃの工程が終了すると、図１１Ａに示すように、第１絶縁膜７３および第２絶縁膜７４をマスクとした第１ドライエッチング工程により、第３半導体材料膜７１におけるマスクによって覆われていない領域（第１指定領域）の厚さが３０ｎｍ程度となるまで、第３半導体材料膜７１がエッチングされる。言い換えれば、第１指定領域が所定の第１深さ分だけ、エッチングされる。第１深さは、８０ｎｍ（＝１１０ｎｍ－３０ｎｍ）程度である。第１ドライエッチング工程後の第３半導体材料膜７１は、第１絶縁膜７３および第２絶縁膜７４の直下の厚膜部９１と、厚膜部９１以外の薄膜部９２とからなる。
次に、第１絶縁膜７３および第２絶縁膜７４を除去した後、原子間力顕微鏡（ＡＦＭ）によるエッチング段差測定結果から、第１指定領域の厚さを算出する。
次に、図１１Ｂに示すように、リッジ部６１および第１平坦部６２Ｃ，６３Ｃの形成予定領域を覆うレジスト（図示略）をマスクとしたドライエッチング工程（以下、「第３エッチング工程」という。）により、第３半導体材料膜７１におけるレジストマスクによって覆われていない領域（第３指定領域）の厚さが１０ｎｍ程度となるまで、第３半導体材料膜７１がエッチングされる。言い換えれば、第３指定領域が所定の第３深さ分だけ、エッチングされる。第３深さは、２０ｎｍ（＝３０ｎｍ－１０ｎｍ）程度である。第３エッチング工程後の第３半導体材料膜７１は、第１絶縁膜７３および第２絶縁膜７４の直下の厚膜部９１と、厚膜部９１の両側の第１薄膜部９２と、両第１薄膜部９２の外側の第２薄膜部９３とからなる。
次に、図１１Ｃに示すように、第３窒化物半導体層６の形成領域を覆うレジスト（図示略）をマスクとしたドライエッチング工程（以下、「第２エッチング工程」という。）により、第３半導体材料膜７１におけるレジストマスクによって覆われていない領域（第２指定領域）が除去されるまで、第３半導体材料膜７１がエッチングされる。言い換えれば、第２指定領域が所定の第２深さ分だけ、エッチングされる。第２深さは、例えば、第２平坦部６２Ｄ，６３Ｄの厚さとほぼ等しい。第２エッチング工程後の第３半導体材料膜７１は、リッジ部６１と、リッジ部６１以外の延長部６２，６３とからなる。
この後、前述した図２Ｆ以降と同様な工程が実施されることにより、図１０に示すような構造の窒化物半導体装置１Ａが得られる。
図１２は、本開示の第３実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図１２において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第３実施形態に係る窒化物半導体装置１Ｂでは、第３窒化物半導体層６は、ソース電極１１（ソースコンタクトホール９）を挟むように配置された離間部６８およびドレイン電極１２（ドレインコンタクトホール１０）を挟むように配置された離間部６８を有している。これらの離間部６８は、リッジ部６１に接続されておらず、リッジ部６１の膜厚よりも薄い膜厚を有している。ソース電極１１側の離間部６８はソース電極１１に接触し、ドレイン電極１２側の離間部６８はドレイン電極１２に接触している。図１２の例では、離間部６８の膜厚は、延長部６２，６３（詳しくは、平坦部６２Ｂ，６３Ｂ）の膜厚とほぼ等しい。
第３実施形態に係る窒化物半導体装置１Ｂでは、第１実施形態に係る窒化物半導体装置１に比べて、トランジスタオフ時に、離間部６８が設けられている領域において、エッチング表面にトラップされる電子の二次元電子ガスへの影響が低減する。これにより、第１実施形態に係る窒化物半導体装置１に比べて、電流コラプスをより効果的に抑制することができる。
図１３は、本開示の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図１３において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第４実施形態に係る窒化物半導体装置１Ｃでは、第３窒化物半導体層６は、ドレイン側延長部６３とドレインコンタクトホール１０との間の領域に配置された離間部６８を有している。この離間部６８は、リッジ部６１に接続されておらず、リッジ部６１の膜厚よりも薄い膜厚を有している。離間部６８の膜厚は、延長部６２，６３（詳しくは、平坦部６２Ｂ，６３Ｂ）の膜厚とほぼ等しい。
第４実施形態に係る窒化物半導体装置１Ｃでは、第３実施形態に係る窒化物半導体装置１Ｂと同様な効果が得られる。
図１４は、本開示の第５実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図１４において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第５実施形態に係る窒化物半導体装置１Ｄでは、第２窒化物半導体層５における第３窒化物半導体層６（詳しくはリッジ部６１および延長部６２，６３）が上方に存在する第１部分５１の膜厚ｔ１と、第２窒化物半導体層５おける第３窒化物半導体層６が上方に存在しない第２部分５２の膜厚ｔ２とが異なる。具体的には、第２部分５２の膜厚ｔ２は、第１部分５１の膜厚ｔ１よりも薄い。
第５実施形態に係る窒化物半導体装置１Ｄでは、ソースフィールドプレート部１１Ｂのドレイン電極側端１１Ｃの下方の第２窒化物半導体層５（第２部分５２）の膜厚ｔ２が、第１部分５１の膜厚ｔ１よりも薄い。ただし、ゲート電極近傍においては、第２窒化物半導体層５（第１部分５１）の膜厚は、第２部分５２の膜厚よりも厚い。
このため、第２部分５２の膜厚ｔ２が第１部分５１の膜厚ｔ１と同じ場合に比べて、ソースフィールドプレート部１１Ｂのドレイン電極側端１１Ｃの下方の二次元電子ガス１３の密度を低減できる。これにより、トランジスタオフ時の電解集中を低減できるとともに電流コラプスを抑制することができる。
図１５は、図１の窒化物半導体装置１のゲート電極、ソース電極、ドレイン電極および第３窒化物半導体層の平面パターンの一例を示す図解的な平面図である。図１６は、図１５のXVI－XVI線に沿う断面図である。図１７は、図１５のXVII－XVII線に沿う断面図である。図１５～図１７において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
説明の便宜上、以下において、図１５の紙面の左右方向を左右方向といい、図１５の紙面の上下方向を前後方向という場合がある。また、図１５の紙面の下側を前といい、図１５の紙面の上側を後という場合がある。図１５は、窒化物半導体装置１におけるゲート電極、ソース電極、ドレイン電極および第３窒化物半導体層の平面パターンの一部の領域を切り取って示したものであって、窒化物半導体装置１全体においては、このようなパターンが左右方向および前後方向にさらに連続している。以下において、図１５に図示されている平面視での矩形の領域を、「切り取り領域」ということにする。
窒化物半導体装置１は、半導体積層構造と、半導体積層構造上に配置された電極メタル構造とを含む。半導体積層構造は、図１６および図１７に示すように、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５と、第２窒化物半導体層５上にエピタキシャル成長された第３窒化物半導体層６を含む。
窒化物半導体装置１は、切り取り領域において、前半領域と後半領域とが、切り取り領域の前後中央を通る左右に延びた直線に対して線対称となる構造を有している。そこで、まず、切り取り領域の前半領域の電極メタル構造につい説明する。
切り取り領域の前半部分の電極メタル構造は、図１５に示すように、複数のソース電極１１、複数のゲート電極７およびドレイン電極１２を含む。ソース電極１１およびドレイン電極１２は前後方向に延びている。
ゲート電極７は、互いに平行に前後方向に延びた複数のゲート主電極部７Ａと、これらのゲート主電極部７Ａの対応する端部どうしをそれぞれ連結する２つのベース部７Ｂとを含む。図１５では、明確化のため、ゲート電極７の領域に灰色を付して示している。
１つのソース電極１１は、平面視において、隣接する２つのゲート主電極部７Ａの間に配置されたソース主電極部１１Ａと、ソース主電極部１１Ａの周囲のソースフィールドプレート部１１Ｂ（図１６参照）とからなる。ソースフィールドプレート部１１Ｂは、図１６に示すように、ソース主電極部１１Ａの両側に配置された一対のゲート主電極部７Ａを覆っている。
切り取り領域の前半領域には、１つのドレイン電極１２しか描かれていないが、窒化物半導体装置１全体では、１つのソース電極１１の両側のそれぞれに、ドレイン電極１２が配置されている。隣り合うドレイン電極１２およびソース主電極部１１Ａは、平面視において、ゲート主電極部７Ａを挟んで互いに対向している。この実施形態では、ドレイン電極１２の長さはソース主電極部１１Ａの長さよりも短く、左右方向から見て、ドレイン電極１２の両端は、ソース主電極部１１Ａの対応する端よりもソース主電極部１１Ａの長さ中央側寄りに位置している。
ソース主電極部１１Ａ（Ｓ）、ゲート主電極部７Ａ（Ｇ）およびドレイン電極１２（Ｄ）は、左右方向にＧＳＧＤＧＳＧＤの順に周期的に配置されている。これにより、ソース主電極部１１Ａ（Ｓ）およびドレイン電極１２（Ｄ）でゲート主電極部７Ａ（Ｇ）を挟むことによって素子構造が構成されている。
切り取り領域の後半領域の電極メタル構造は、切り取り領域の前半領域の電極メタル構造と同様である。切り取り領域の前半領域におけるゲート電極７の後側のベース部７Ｂと、切り取り領域の後半領域におけるゲート電極７の前側のベース部７Ｂとは繋がっている。図１５では、これらのベース部７Ｂを、１つのベース部７Ｂとして、取り扱っている。つまり、前半領域におけるゲート電極７と後半領域におけるゲート電極７とは一体的に形成されている。
また、切り取り領域の前半領域におけるソース電極１１のソースフィールドプレート部３Ｂの後端部と、窒化物半導体装置１の後半領域におけるソース電極１１のソースフィールドプレート部３Ｂの前端部とは繋がっている。つまり、前半領域におけるソース電極１１と後半領域におけるソース電極１１とは一体的に形成されている。
半導体積層構造上の表面の領域は、トランジスタ動作に寄与するアクティブ領域１０１と、トランジスタ動作に寄与しないノンアクティブ領域１０２とからなる。この実施形態では、アクティブ領域１０１とは、ゲート電極７にオン電圧が印加されているときに、ソース－ドレイン間に電流が流れる領域をいうものとする。
第３窒化物半導体層６は、平面視において、ゲート電極２２とほぼ同じ形状を有している。具体的には、第３窒化物半導体層６は、互いに平行に縦方向に延びた複数のリッジ部６１と、これらのリッジ部６１の対応する端部どうしをそれぞれ連結する２つの連結部６４（図１７参照）と、リッジ部６１の側面から外方に延びた延長部６２，６３とを含む。延長部６２，６３は、ソース側延長部６２と、ドレイン側延長部６３を含む。リッジ部６１上に、ゲート電極７が形成されている。図１５では、明確化のため、延長部６２，６３の領域にドットを付して示している。図１６および図１７においては、延長部６２，６３の断面形状が簡略化して描かれているため、それらは一様の厚さで描かれている。後述する図１９においても同様である。
切り取り領域の前半部分におけるリッジ部６１の後側の連結部６４と、切り取り領域の後半部分におけるリッジ部６１の前側の連結部６４とは繋がっている。図１５では、これらの連結部６４を１つの連結部６４として取り扱っている。
図１５に示すように、ノンアクティブ領域１０２においても、リッジ部６１の側面に延長部６２，６３が形成されていてもよい。また、図１５および図１７に示されるように、連結部６４の側面にも、ドレイン側延長部６３が形成されていてよい。ノンアクティブ領域１０２に形成された延長部６２，６３は、本開示の「ノンアクティブ延長部」の一例である。
図１８は、図１の窒化物半導体装置１のゲート電極、ソース電極、ドレイン電極および第３窒化物半導体層の平面パターンの他の例を示す図解的な平面図である。図１９は、図１８のXIX－XIX線に沿う断面図である。図１８において、前述の図１５の各部に対応する部分には、図１５と同じ符号を付して示す。図１９において、前述の図１７の各部に対応する部分には、図１７と同じ符号を付して示す。なお、前述の図１６は、図１８のXVI－XVI線に沿う断面図でもある。
図１８、図１６および図１９に示される窒化物半導体装置１は、図１５、図１６および図１７に示される窒化物半導体装置１に比べて、第３窒化物半導体層６が、窒化物半導体装置１の前後中央部のノンアクティブ領域において、左右のドレイン側延長部６３を接続する接続用延長部６５を有している点にのみが異なっている。接続用延長部６５は、本開示の「ノンアクティブ延長部」の一例である。
図１８に示される窒化物半導体装置１では、図１５に示される窒化物半導体装置１に比べて延長部の総表面積が増加するので、第３窒化物半導体層６と第２窒化物半導体層５との界面に蓄積されるホール（図５参照）の密度が低下する。これにより、ゲートリーク電流をより低減できるようになる。
図２０、図２１、図２２および図２３は、それぞれ第３窒化物半導体層の平面パターンのさらに他の例を示す図解的な平面図である。図２０、図２１、図２２および図２３は、図１５の前半分の左半分の領域に相当する領域を示す平面図である。ただし、説明の便宜上、図１５に比べて、延長部６３の幅を大きく描いている。図２０、図２１、図２２および図２３において、前述の図１５の各部に対応する部分には、図１５と同じ符号を付して示す。
図２０、図２１、図２２および図２３に示される窒化物半導体装置１Ｅ、１Ｆ、１Ｇおよび１Ｈでは、図１の窒化物半導体装置１に比べて、ソース側延長部６２およびドレイン側延長部６３の少なくとも一方に、第２窒化物半導体層５を露出させる開口部（切り欠き６２Ｅ，６３Ｅまたは孔６３Ｆ）が形成されている点が異なっている。その他の点は、図１の窒化物半導体装置１と同様である。
図２０に示される窒化物半導体装置１Ｅでは、ソース側延長部６２には、前後方向に間隔をおいて、ソースコンタクトホール９側縁部に開口する複数の切り欠き６２Ｅが形成されている。つまり、ソース側延長部６２はソースコンタクトホール９に向かって延びた櫛歯を有する櫛状に形成されている。
また、ドレイン側延長部６３には、前後方向に間隔をおいて、ドレインコンタクトホール１０側縁部に開口する複数の切り欠き６３Ｅが形成されている。つまり、ドレイン側延長部６３はドレインコンタクトホール１０に向かって延びた櫛歯を有する櫛状に形成されている。
図２１に示される窒化物半導体装置１Ｆでは、図２０の窒化物半導体装置１Ｅと同様に、ソース側延長部６２には、前後方向に間隔をおいて、ソースコンタクトホール９側縁部に開口する複数の切り欠き６２Ｅが形成されている。
一方、ドレイン側延長部６３には、前後方向に間隔をおいて、左右方向に長い孔６３Ｆが形成されている。
図２２に示される窒化物半導体装置１Ｇでは、図２０に示される窒化物半導体装置１Ｅと同様に、ソース側延長部６２およびドレイン側延長部６３には、それぞれ前後方向に間隔をおいて複数の切り欠き６２Ｅ，６３Ｅが形成されている。ただし、隣り合う切り欠き６２Ｅの間隔および、隣り合う切り欠き６３Ｅの間隔は、図２０に示される窒化物半導体装置１Ｅに比べて、広くされている。
さらに、ドレイン側延長部６３には、前後方向位置に関し、隣り合う切り欠き６３Ｅの間の位置に、左右方向に長い孔６３Ｆが形成されている。
図２３に示される窒化物半導体装置１Ｈでは、ソース側延長部６２には切り欠き６２Ｅは形成されていない。一方、ドレイン側延長部６３には、前後方向に間隔をおいて、ドレインコンタクトホール１０側縁部に開口する２つの切り欠き６３Ｅが形成されている。ただし、切り欠き６３Ｅの前後方向の長さが、図２０に示される窒化物半導体装置１Ｅにおける切り欠き６３Ｅの前後方向の長さに比べて大きく形成されている。
図２０～図２３にされる窒化物半導体装置１Ｅ～１Ｈでは、ソース側延長部６２およびドレイン側延長部６３の少なくとも一方に開口部が形成されているので、図１および図１５で示される窒化物半導体装置１に比べて、延長部６２、６３の膜厚が設計より厚くなった場合でも、オン抵抗の増加を抑制できるという利点がある。
図２４は、前述した本実施形態ほどではないかもしれないが、本実施形態と同様な効果が得られる窒化物半導体装置の構成例（以下、「第１参考例という。」）を示す断面図である。図２４において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第１参考例に係る窒化物半導体装置２０１では、第３窒化物半導体層６は、リッジ部６１と、リッジ部６１のソース電極１１側の一側からソース電極側に向かって延びた第４延長部６６と、リッジ部６１のドレイン電極１２側の一側からドレイン電極側に向かって延びた第５延長部６７とを含む。第４延長部６６は、リッジ部６１の表面（上面）のソース電極側の側縁からソース電極側に向かって膜厚が漸減する傾斜面を有している。第５延長部６７は、リッジ部６１の表面（上面）のドレイン電極側の側縁からドレイン電極側に向かって膜厚が漸減する傾斜面を有している。つまり、第３窒化物半導体層６は、台形状の横断面を有している。
この窒化物半導体装置２０１は、本実施形態ほどではないかもしれないが、本実施形態と同様な理由により、電流コラプスを抑制でき、耐圧の低下を抑制でき、ゲートリーク電流を抑制できるという効果を奏する。
なお、図２４の第４延長部６６および第５延長部６７のうち、いずれか一方を省略してもよい。言い換えれば、第４延長部６６および第５延長部６７のうち、少なくとも一方が存在していればよい。
図２５は、前述した本実施形態ほどではないかもしれないが、本実施形態と同様な効果が得られる窒化物半導体装置の他の構成例（以下、「第２参考例という。」）を示す断面図である。図２５において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第２参考例に係る窒化物半導体装置２０２では、第３窒化物半導体層６は、リッジ部６１と、平面視でリッジ部６１とソースコンタクトホール９との間に形成された第１離間部６８Ａと、平面視でリッジ部６１とソースフィールドプレート部１１Ｂのドレイン電極側端１１Ｃとの間に形成された第２離間部６８Ｂとを含む。
第１離間部６８Ａの膜厚は、リッジ部６１の膜厚よりも薄い。図２１の例では、第１離間部６８Ａおよび第２離間部６８Ｂの膜厚は、図１の延長部６２，６３（詳しくは平坦部６２Ｂ，６３Ｂ）の膜厚とほぼ等しい。
この窒化物半導体装置２０１は、本実施形態ほどではないかもしれないが、本実施形態と同様な理由により、電流コラプスを抑制でき、耐圧の低下を抑制でき、ゲートリーク電流を抑制できるという効果を奏する。
なお、図２５の第１離間部６８Ａおよび第２離間部６８Ｂのうち、いずれか一方を省略してもよい。言い換えれば、第１離間部６８Ａおよび第２離間部６８Ｂのうち、少なくとも一方が存在していればよい。
図２７は本開示の第６実施形態に係る窒化物半導体装置の構成を説明するための断面図である。図２７において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第６実施形態に係る窒化物半導体装置１Ｉでは、第３窒化物半導体層１０６が、下層側の第１半導体領域１０６Ａと、上層側の第２半導体領域１０６Ｂとから構成されている。第１半導体領域１０６Ａと第２半導体領域１０６Ｂとの境界は、図２７の断面視において、平坦部６２Ｂの表面（上面）と平坦部６３Ｂの表面（上面）とを結ぶ直線(テーパ部６２Ａの表面の下端とテーパ部６３Ａの表面の下端とを結ぶ直線)であってもよいし、テーパ部６２Ａの表面の上端とテーパ部６３Ａの表面の上端とを結ぶ直線であってもよい。
第１半導体領域は、ＡｌｖＧａ１－ｖＮで構成され、第２半導体領域はＡｌｗＧａ１－ｗＮで構成され、ｖ＞ｗ≧０であることが好ましい。一つの実施形態として、第１半導体領域１０６ＡはＡｌ０．１Ｇａ０．９Ｎであり、第２半導体領域１０６ＢはＧａＮである。また、第２窒化物半導体層１０５は、Ａｌ０．２Ｇａ０．８Ｎである。
このような構成にすることで、第１半導体領域１０６Ａに対して第２半導体領域１０６Ｂを、および第２窒化物半導体層５に対して第１半導体領域１０６Ａを、選択エッチングが可能である。一般的にＧａＮ系材料をドライエッチングする際は塩素系ガスを用いるが、酸素を添加することで、ＧａＮに対するＡｌＧａＮのエッチングレートが小さくなる。また、ＡｌＧａＮのＡｌ組成が大きいほどエッチングレートが小さくなる。この選択エッチングを用いることで第６実施形態に係る窒化物半導体装置１Ｉの構造を比較的容易に実現することができ、製造工程における歩留まりも高くなる。さらに、第２半導体領域１０６Ｂよりも第１半導体領域１０６ＡのＡｌ組成を高くすることで、第２窒化物半導体層５との界面におけるバンドギャップが大きくなるために、絶縁破壊電界が高くなり、ゲート耐圧が高くなるという効果もある。
なお、第２半導体領域１０６Ｂ中にはアクセプタ型不純物が含まれているが、第１半導体領域１０６Ａ中にはアクセプタ型不純物が含まれていなくても良い。第１半導体領域１０６Ａ中にアクセプタ型不純物が実質的に含まれていない場合には、図２７における平坦部６２Ｂ，６３Ｂ直下の二次元電子ガスのシートキャリア密度の低下を抑制できるので、オン抵抗を増加させることなく閾値Ｖｔｈを大きくできるとともにゲート耐性を高くできる。
また、図１２における離間部６８や、図１３における離間部６８の材料を、図２７における第１半導体領域１０６Ａと同じ材料にすることが可能である（図示せず）。このような構成にすることで、ソース電極１１とドレイン電極１２とを形成する工程において、低いコンタクト抵抗を安定して得られる。その理由は、通常は絶縁膜８をフッ素系ガスを用いてドライエッチングすることで、ソースコンタクトホール９とドレインコンタクトホール１０を形成するが、フッ素がＧａＮやＡｌＧａＮ中に入ると高抵抗になるために接触抵抗が上昇する。
本構成にすれば、ソース電極１１とドレイン電極１２を形成する箇所に存在していた第１半導体領域１０６Ａと同じ材料は、フッ素が導入されたとしても、フッ素を用いないガス系を用いたエッチングで除去することができる。その結果、ソース電極１１とドレイン電極１２を形成する箇所の第２窒化物半導体層５にはフッ素が導入されなくなる。従ってソース電極１１とドレイン電極１２は、低いコンタクト抵抗が得られる。ソース電極１１とドレイン電極１２の周囲には、図１２に示す離間部６８が形成される。
以上、本開示の第１～第６実施形態について説明したが、本開示は、さらに他の実施形態で実施することもできる。前述の第１～第６実施形態では、第３窒化物半導体層６は、ソース側延長部６２およびドレイン側延長部６３を有している。しかしながら、ソース側延長部６２およびドレイン側延長部６３のうち、いずれか一方を省略してもよい。言い換えれば、ソース側延長部６２およびドレイン側延長部６３のうち、少なくとも一方が存在していればよい。
また、ソース側延長部６２およびドレイン側延長部６３は、テーパ部６２Ａおよびテーパ部６３Ａを有しているが、これらのテーパ部６２Ａ，６３Ａは、平坦部６２Ｂ，６３Ｂと同様に、厚さが一定の平坦部に形成されていてもよい。この場合、テーパ部６２Ａ，６３Ａの全体の厚さは、平坦部６２Ｂ，６３Ｂとほぼ同じ厚さであってもよい。
また、前述の実施形態では、パッシベーション膜８上にソース電極１１およびドレイン電極１２が形成されている。しかし、パッシベーション膜８上にバリアタル膜を形成し、バリアタル膜上にソース電極１１およびドレイン電極１２を形成してもよい。この場合、バリアタル膜には、ソースコンタクトホール９に連通する貫通孔が形成されるとともに、ドレインコンタクトホール１０に連通する貫通孔が形成される。バリアメタル膜は、ソース電極１１およびドレイン電極１２を構成する金属材料がパッシベーション膜８内に拡散するのを防止するためのバリア膜である。
前述の実施形態では、基板２の材料例としてシリコン等を例示したが、ほかにも、サファイア基板、ＱＳＴ基板などの任意の基板材料を適用できる。
本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０２０年１１月２６日に日本国特許庁に提出された特願２０２０－１９６２０１号、２０２１年３月１２日に日本国特許庁に提出された特願２０２１－０３９９５９号、２０２１年８月３０日に日本国特許庁に提出された特願２０２１－１４０４７０号に対応しており、それらの出願の全開示はここに引用により組み込まれるものとする。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ 窒化物半導体装置
２ 基板
３ バッファ層
４ 第１窒化物半導体層
５ 第２窒化物半導体層
６ 第３窒化物半導体層
７ ゲート電極
７Ａ ゲート主電極部
７Ｂ ベース部
８ パッシベーション膜
９ ソースコンタクトホール（第１開口部）
１０ ドレインコンタクトホール（第２開口部）
１１ ソース電極
１１Ａ ソース主電極部
１１Ｂ ソースフィールドプレート部
１１Ｃ ソースフィールドプレート部のドレイン電極側端
１２ ドレイン電極
１３ 二次元電子ガス
２０ ゲート部
５１ 第１部分
５２ 第２部分
６１ リッジ部
６２ ソース側延長部（第１延長部）
６３ ドレイン側延長部（２延長部）
６２Ａ，６２Ｇ，６３Ａ，６３Ｇ テーパ部
６２Ｂ，６３Ｂ 平坦部
６２Ｃ，６３Ｃ 第１平坦部
６２Ｄ，６３Ｄ 第２平坦部
６２Ｅ，６３Ｅ 切り欠き
６３Ｆ 孔
６４ 連結部
６５ 接続用延長部
６６ 第４延長部
６７ 第５延長部
６８ 離間部
６８Ａ，６８Ｂ 離間部
７１ 第３半導体材料膜
７２ ゲート電極膜
７３ 第１絶縁膜
７４，７７ 第２絶縁膜
７５ 第３絶縁膜
７６ ソース・ドレイン電極膜
８２ ソース側薄膜部
８３ ドレイン側薄膜部
８２Ａ，８３Ａ テーパ部
８２Ｂ，８３Ｂ 平坦部
９１ 厚膜部
９２ 薄膜部
１０６ 第３窒化物半導体層
１０６Ａ 第１半導体領域
１０６Ｂ 第２半導体領域

Claims (39)

  1. 電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層の上方に形成され、前記第１窒化物半導体層よりもバンドギャップが大きく、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層の上方に選択的に形成され、リッジ形状のリッジ部を含み、アクセプタ型不純物を含む第３窒化物半導体層と、
    前記リッジ部の上方に形成されたゲート電極と、
    前記第２窒化物半導体層、前記第３窒化物半導体層および前記ゲート電極上に配置され、前記リッジ部を挟んで配置された第１開口部および第２開口部を有するパッシベーション膜と、
    前記第１開口部を介して前記第２窒化物半導体層に接し、一部が前記パッシベーション膜の上方に形成されたソース電極と、
    前記第２開口部を介して前記第２窒化物半導体層に接し、前記リッジ部を挟んで前記ソース電極と対向するように、一部が前記パッシベーション膜の上方に形成されたドレイン電極とを含み、
    前記第３窒化物半導体層は、前記第１開口部の前記リッジ部側端と前記リッジ部の前記第１開口部端との間および／または前記ドレイン電極の前記リッジ部側端と前記リッジ部の前記第２開口部端との間に、前記リッジ部の少なくとも一方の側面の厚さ中間位置の下側部分から外方に延びた延長部を有している、窒化物半導体装置。
  2. 前記ソース電極が、前記ゲート電極の一部を覆うように、前記パッシベーション膜の上方に形成されており、
    前記ソース電極の前記第２開口部側端は、平面視において、前記リッジ部と前記第２開口部との間に位置しており、
    前記第３窒化物半導体層は、前記第１開口部の前記リッジ部側端と前記ソース電極の前記第２開口部端との間に、前記リッジ部の少なくとも一方の側面の厚さ中間位置の下側部分から外方に延びた前記延長部を有している、請求項１に記載の窒化物半導体装置。
  3. 前記延長部は、前記リッジ部の前記第１開口部側の側面から前記第１開口部に向かって延びた第１延長部を含む、請求項１または２に記載の窒化物半導体装置。
  4. 前記延長部は、前記リッジ部の前記第２開口部側の側面から前記第２開口部に向かって延びた第２延長部を含む、請求項１または２に記載の窒化物半導体装置。
  5. 前記延長部は、前記リッジ部の前記第１開口部側の側面から前記第１開口部に向かって延びた第１延長部と、前記リッジ部の前記第２開口部側の側面から前記第２開口部に向かって延びた第２延長部とを含む、請求項１または２に記載の窒化物半導体装置。
  6. 前記第３窒化物半導体層は、前記第１開口部を挟んで対向配置された一対の前記リッジ部と、当該一対のリッジ部の対応する端部どうしを連結する連結部とを含んでおり、
    前記延長部は、ノンアクティブ領域において、前記一対のリッジ部または前記連結部の側面の厚さ中間位置の下側部分から外方に延びたノンアクティブ延長部を含む、請求項１または２に記載の窒化物半導体装置。
  7. 前記第１延長部の長さが、前記リッジ部の幅の０．３倍以上０．９倍以下である、請求項３に記載の、窒化物半導体装置。
  8. 前記第２延長部の長さが、前記リッジ部の幅の０．７倍以上２．０倍以下である、請求項４に記載の、窒化物半導体装置。
  9. 前記第２延長部の長さが、前記リッジ部の幅の０．７倍以上１．５倍以下である、請求項４に記載の、窒化物半導体装置。
  10. 前記第１延長部の長さが、前記リッジ部の幅の０．３倍以上０．９倍以下であり、前記第２延長部の長さが、前記リッジ部の幅の０．７倍以上２．０倍以下である、請求項５に記載の、窒化物半導体装置。
  11. 前記第１延長部と前記第２延長部との、前記リッジ部の断面の幅方向の長さが互いに異なる、請求項５に記載の窒化物半導体装置。
  12. 前記第２延長部の前記リッジ部の断面の幅方向の長さが、前記第１延長部の前記リッジ部の断面の幅方向の長さよりも長い、請求項１１に記載の窒化物半導体装置。
  13. 前記延長部の前記アクセプタ型不純物の平均濃度が、前記リッジ部の前記アクセプタ型不純物の平均濃度よりも低い、請求項１～１２のいずれか一項に記載の窒化物半導体装置。
  14. 前記延長部には、実質的に前記アクセプタ型不純物が含まれていない、請求項１～１３のいずれか一項に記載の窒化物半導体装置。
  15. 前記延長部の膜厚が、２５ｎｍ以下である、請求項１～１４のいずれか一項に記載の窒化物半導体装置。
  16. 前記延長部の膜厚が、１５ｎｍ以下である、請求項１～１４のいずれか一項に記載の窒化物半導体装置。
  17. 前記延長部の膜厚が、３ｎｍ以上である、請求項１５または１６に記載の窒化物半導体装置。
  18. 前記延長部の膜厚が、前記リッジ部の膜厚の１／５以下である、請求項１～１４のいずれか一項に記載の窒化物半導体装置。
  19. 前記延長部の膜厚が、前記リッジ部の膜厚の１／７以下である、請求項１～１４のいずれか一項に記載の窒化物半導体装置。
  20. 前記第１延長部または前記第２延長部が、前記リッジ部との接合部に第１テーパ部を有しており、前記第２窒化物半導体層の表面に対する前記第１テーパ部のテーパ角が４５度以下である、請求項５に記載の窒化物半導体装置。
  21. 前記第１延長部または前記第２延長部が、先端部に第２テーパ部を有しており、前記第２窒化物半導体層の表面に対する前記第２テーパ部のテーパ角が３０度以上８０度以下である、請求項２０に記載の窒化物半導体装置。
  22. 前記第１延長部または前記第２延長部が、前記リッジ部の側面の厚さ中間部の下方領域から外方に延びた厚膜部と、前記厚膜部の側面の厚さ中間部の下方領域からから外方に延びた薄膜部とを有する、請求項５に記載の窒化物半導体装置。
  23. 前記第３窒化物半導体層は、前記リッジ部および前記延長部に接触せず、かつ膜厚が前記延長部とほぼ等しい離間部を有する、請求項１～２２のいずれか一項に記載の窒化物半導体装置。
  24. 前記第３窒化物半導体層は、前記リッジ部および前記延長部に接触せず、かつ膜厚が前記延長部とほぼ等しい離間部を有し、
    前記離間部が、少なくとも、前記第２延長部と前記第２開口部との間に存在している、請求項４または５に記載の窒化物半導体装置。
  25. 前記離間部が、前記ソース電極に接するソース側離間部と、前記ドレイン電極に接するドレイン側離間部とを含む、請求項２３に記載の窒化物半導体装置。
  26. 前記第２窒化物半導体層における前記第３窒化物半導体層が上方に存在する部分の第１部分の膜厚に比べて、前記第２窒化物半導体層における前記第３窒化物半導体層が上方に存在しない第２部分の膜厚の方が薄い、請求項１～５のいずれか一項に記載の窒化物半導体装置。
  27. 前記第１部分の膜厚と前記第２部分の膜厚との差が、３ｎｍ以下である、請求項２６に記載の窒化物半導体装置。
  28. 前記延長部に、前記第２窒化物半導体層の表面を露出させる第３開口部が形成されている、請求項１～２２のいずれか一項に記載の窒化物半導体装置。
  29. 前記第１窒化物半導体層がＧａＮ層からなり、
    前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０．１＞ｘ＞０．３）層からなり、
    前記第３窒化物半導体層がｐ型ＧａＮ層からなり、
    前記アクセプタ型不純物がＭｇまたはＺｎからなる、請求項１～２８いずれか一項に記載の窒化物半導体装置。
  30. 前記第３窒化物半導体層の下面から上方Ｘｎｍまでの領域を下層部とし、前記第３窒化物半導体層の上面から前記下層部の上面までの領域を上層部とし、前記上層部の厚さをＹｎｍとすると、
    前記下層部の平均アクセプタ濃度が１×１０１９ｃｍ－３以下でありかつ前記上層部の平均アクセプタ濃度が１×１０１９ｃｍ－３よりも大きいという第１条件と、
    ５ｎｍ≦Ｘ≦４０ｎｍかつ７０ｎｍ≦Ｙ≦１４５ｎｍかつ１００ｎｍ≦Ｘ＋Ｙ≦１５０ｎｍという第２条件とを満たす、請求項１～２９のいずれか一項に記載の窒化物半導体装置。
  31. 前記第３窒化物半導体層は、少なくとも、バンドギャップが異なる第１半導体領域と第２半導体領域とから構成され、前記延長部は前記第１半導体領域を含んでいる、請求項１～２８のいずれか一項に記載の窒化物半導体装置。
  32. 前記第３窒化物半導体層は、少なくとも、バンドギャップが異なる第１半導体領域と第２半導体領域とから構成され、前記延長部は前記第１半導体領域で構成される、請求項２２に記載の窒化物半導体装置。
  33. 前記第３窒化物半導体層は、少なくとも、バンドギャップが異なる第１半導体領域と第２半導体領域とから構成され、前記離間部は前記第１半導体領域で構成される、請求項２３または２４に記載の窒化物半導体装置。
  34. 前記第１半導体領域のバンドギャップは、前記第２半導体領域のバンドギャップよりも大きい、請求項３１～３３のいずれか一項に記載の窒化物半導体装置。
  35. 前記第１半導体領域はＡｌｖＧａ１－ｖＮで構成され、
    前記第２半導体領域はＡｌｗＧａ１－ｗＮで構成され、
    ｖ＞ｗ≧０である、請求項３１～３４のいずれか一項に記載の窒化物半導体装置。
  36. 基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体からなる第３窒化物半導体材料膜とを、その順に形成する工程と、
    前記第３窒化物半導体材料膜上に、ゲート電極膜を形成する工程と、
    前記ゲート電極膜を選択的にエッチングすることにより、前記第３窒化物半導体材料膜上にゲート電極を形成する工程と、
    前記第３窒化物半導体材料膜を、所定の第１指定領域において、所定の第１深さ分エッチングする第１エッチング工程と、
    前記第１エッチング工程後の前記第３窒化物半導体材料膜を、所定の第２指定領域において、所定の第２深さ分エッチングすることにより、前記ゲート電極の下側に配置されるリッジ部および前記リッジ部の少なくとも一側面の厚さ中間位置の下側部分から外方に延びた延長部を含む第３窒化物半導体層を形成する第２エッチング工程と、
    前記第２窒化物半導体層上に、前記第２窒化物半導体層上面の露出面と、前記第３窒化物半導体層および前記ゲート電極の露出面とを覆うように、パッシベーション膜を形成する工程と、
    前記パッシベーション膜に、前記リッジ部を挟んで対向配置された第１開口部および第２開口部を形成する工程と、
    前記第１開口部を貫通して前記第２窒化物半導体層に接触しかつ前記ゲート電極を覆うソース電極および前記第２開口部を貫通して前記第２窒化物半導体層に接触するドレイン電極を形成する工程を含み、
    前記第１または第２指定領域の第１側縁が、前記リッジ部と前記第１開口部との間に位置し、
    前記第１または第２指定領域の第２側縁が、前記リッジ部と、前記ソース電極の前記ドレイン電極側端との間に位置する、窒化物半導体装置の製造方法。
  37. 前記第１指定領域が、前記リッジ部の幅を画定するものであり、
    前記第２指定領域の前記第１側縁が、前記リッジ部と前記第１開口部との間に位置し、
    前記第２指定領域の前記第２側縁が、前記リッジ部と前記ソース電極の前記ドレイン電極側端との間に位置する、請求項３６に記載の窒化物半導体装置の製造方法。
  38. 前記第２指定領域が、前記リッジ部の幅を画定するものであり、
    前記第１指定領域の前記第１側縁が、前記リッジ部と前記第１開口部との間に位置し、
    前記第１指定領域の前記第２側縁が、前記リッジ部と前記ソース電極の前記ドレイン電極側端との間に位置する、請求項３６に記載の窒化物半導体装置の製造方法。
  39. 前記第１エッチング工程と、前記第２エッチング工程の間に、前記第３窒化物半導体材料膜を、所定の第３指定領域において、所定の第３深さ分エッチングする工程を含み、
    前記第３指定領域は、前記第１指定領域より被エッチング領域が小さく、かつ前記第２指定領域より被エッチング領域が大きく、前記第１深さと前記第３深さの和は、前記第３窒化物半導体材料膜の厚さよりも小さい、請求項３６に記載の窒化物半導体装置の製造方法。
JP2023134033A 2020-11-26 2023-08-21 窒化物半導体装置およびその製造方法 Pending JP2023156484A (ja)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2020196201 2020-11-26
JP2020196201 2020-11-26
JP2021039959 2021-03-12
JP2021039959 2021-03-12
JP2021140470 2021-08-30
JP2021140470 2021-08-30
PCT/JP2021/037182 WO2022113536A1 (ja) 2020-11-26 2021-10-07 窒化物半導体装置およびその製造方法
JP2022565098A JP7336606B2 (ja) 2020-11-26 2021-10-07 窒化物半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022565098A Division JP7336606B2 (ja) 2020-11-26 2021-10-07 窒化物半導体装置

Publications (1)

Publication Number Publication Date
JP2023156484A true JP2023156484A (ja) 2023-10-24

Family

ID=81755770

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022565098A Active JP7336606B2 (ja) 2020-11-26 2021-10-07 窒化物半導体装置
JP2023134033A Pending JP2023156484A (ja) 2020-11-26 2023-08-21 窒化物半導体装置およびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2022565098A Active JP7336606B2 (ja) 2020-11-26 2021-10-07 窒化物半導体装置

Country Status (5)

Country Link
US (1) US20230420517A1 (ja)
JP (2) JP7336606B2 (ja)
DE (1) DE112021005668T5 (ja)
TW (1) TW202228287A (ja)
WO (1) WO2022113536A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023176373A1 (ja) * 2022-03-15 2023-09-21 ローム株式会社 半導体装置
WO2023238745A1 (ja) * 2022-06-06 2023-12-14 ローム株式会社 窒化物半導体装置
WO2023238852A1 (ja) * 2022-06-09 2023-12-14 ローム株式会社 窒化物半導体装置
WO2024024475A1 (ja) * 2022-07-27 2024-02-01 ローム株式会社 窒化物半導体装置
US20240055488A1 (en) * 2022-08-11 2024-02-15 Texas Instruments Incorporated High band-gap devices with a doped high band-gap gate electrode extension
WO2024084905A1 (ja) * 2022-10-17 2024-04-25 ローム株式会社 窒化物半導体装置
US20240204090A1 (en) * 2022-12-14 2024-06-20 Globalfoundries U.S. Inc. Enhancement mode transistor with a robust gate and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4815020B2 (ja) 2011-02-02 2011-11-16 パナソニック株式会社 窒化物半導体装置
JP6161910B2 (ja) 2013-01-30 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置
JP6767741B2 (ja) 2015-10-08 2020-10-14 ローム株式会社 窒化物半導体装置およびその製造方法
JP6974049B2 (ja) * 2017-06-28 2021-12-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US11316041B2 (en) * 2017-11-20 2022-04-26 Rohm Co., Ltd. Semiconductor device
WO2020158394A1 (ja) * 2019-02-01 2020-08-06 ローム株式会社 窒化物半導体装置
JP7317936B2 (ja) 2019-02-28 2023-07-31 ローム株式会社 窒化物半導体装置
WO2020213291A1 (ja) * 2019-04-15 2020-10-22 ローム株式会社 窒化物半導体装置およびその製造方法
US20220199820A1 (en) * 2019-04-25 2022-06-23 Rohm Co., Ltd. Nitride semiconductor device
JP7437849B2 (ja) 2019-06-03 2024-02-26 大阪シーリング印刷株式会社 感熱記録部材および感熱記録部材の製造方法
JP7285741B2 (ja) 2019-08-30 2023-06-02 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP7497999B2 (ja) 2020-03-05 2024-06-11 本田技研工業株式会社 情報処理装置、車両、プログラム、及び情報処理方法

Also Published As

Publication number Publication date
JP7336606B2 (ja) 2023-08-31
TW202228287A (zh) 2022-07-16
WO2022113536A1 (ja) 2022-06-02
JPWO2022113536A1 (ja) 2022-06-02
US20230420517A1 (en) 2023-12-28
DE112021005668T5 (de) 2023-08-10

Similar Documents

Publication Publication Date Title
JP7336606B2 (ja) 窒化物半導体装置
US8907349B2 (en) Semiconductor device and method of manufacturing the same
JP5737948B2 (ja) ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
US7098490B2 (en) GaN DHFET
US8791505B2 (en) Semiconductor device
US20100167478A1 (en) Field effect transistor having reduced cotnact resistance and method for fabricating the same
JP7317936B2 (ja) 窒化物半導体装置
JP7224300B2 (ja) 半導体装置
JP7175727B2 (ja) 窒化物半導体装置
JP7369725B2 (ja) 窒化物半導体装置
CN113748519A (zh) 氮化物半导体装置及其制造方法
WO2021153266A1 (ja) 窒化物半導体装置
US20210376136A1 (en) Nitride semiconductor device
JP5510325B2 (ja) 電界効果トランジスタ
US20230043312A1 (en) Method for manufacturing nitride semiconductor device and nitride semiconductor device
US11600721B2 (en) Nitride semiconductor apparatus and manufacturing method thereof
JP2022084364A (ja) 窒化物半導体装置およびその製造方法
TWI815005B (zh) 氮化物半導體裝置
CN116529853A (zh) 氮化物半导体装置及其制造方法
JP7513601B2 (ja) 窒化物半導体装置およびその製造方法
US20240120387A1 (en) Nitride semiconductor device
JP2023019807A (ja) 窒化物半導体装置およびその製造方法
WO2023219046A1 (ja) 窒化物半導体装置
JP2009004421A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230821

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240411

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240530