JP4815020B2 - 窒化物半導体装置 - Google Patents

Description

本発明は、電源回路に用いられるパワートランジスタに適用可能な窒化物半導体装置及びその製造方法に関する。

近年、高周波大電力デバイスとして、窒化ガリウム（ＧａＮ）系の化合物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行なわれている。

ＧａＮ等の窒化物半導体材料は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）等々の種々の混晶を作製することができるため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体材料と同様にヘテロ接合を形成することができる。特に、窒化物半導体によるヘテロ接合は、その界面に自発分極又はピエゾ分極によって生じる高濃度のキャリアがドーピングをしない状態でも発生するという特徴がある。その結果、ＦＥＴを作製した場合には、ＦＥＴがデプレッション型（ノーマリオン型）になり易く、従ってエンハンスメント型（ノーマリオフ型）の特性を得ることは難しい。しかしながら、現在、パワーエレクトロニクス市場で使用されているデバイスのほとんどがノーマリオフ型であり、ＧａＮ系の窒化物半導体装置についてもノーマリオフ型が強く求められている。

ノーマリオフ型のトランジスタには、ゲート部を掘り込むことにより閾値電圧を正の値にシフトさせる構造（例えば、非特許文献１を参照。）や、サファイア基板における面方位の（１０−１２）面の上にＦＥＴを作製して、窒化物半導体が結晶成長する方向に分極電界を生じないようにすることによりノーマリオフ型を実現する方法等がある（例えば、非特許文献２を参照。）。また、ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献１を参照。）。ここで、面方位におけるミラー指数に付した負符号「−」は該負符号に続く一の指数の反転を便宜的に表わしている。

ＪＦＥＴ構造において、アンドープのＧａＮからなるチャネル層とアンドープのＡｌＧａＮからなるバリア層との間の第１のヘテロ界面に発生するピエゾ分極は、ＡｌＧａＮからなるバリア層とその上のｐ型ＧａＮ層との間の第２のヘテロ界面に発生する他のピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート部の直下の２次元電子ガス濃度を選択的に小さくすることができるため、ＪＦＥＴはノーマリオフ特性を実現できる。また、ｐｎ接合として、金属と半導体との接合であるショットキ接合よりもビルトインポテンシャルが大きいｐｎ接合をゲート電極に用いることにより、ゲート立ち上がり電圧を大きくすることができるため、正のゲート電圧を印加してもゲートリーク電流を小さくすることができるという利点がある。

特開２００５−２４４０７２号公報

Ｔ． Ｋａｗａｓａｋｉ ｅｔ ａｌ．， Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ． ｄｉｇｅｓｔ ｐｐ.２０６． Ｍ． Ｋｕｒｏｄａ ｅｔ ａｌ．， Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ． ｄｉｇｅｓｔ ｐｐ.４７０．

しかしながら、本願発明者らは、図１１に示したような、前記従来のＪＦＥＴを作製したところ、高いドレイン電圧を印加した場合にドレイン電流が減少する、いわゆる電流コラプスという現象が生じることを突き止めた。

図１１に示すように、従来の窒化物半導体からなるＪＦＥＴは、サファイアからなる基板１０１の上に順次形成された、ＡｌＮからなるバッファ層１０２、アンドープのＧａＮからなるチャネル層１０３、アンドープのＡｌＧａＮからなるバリア層１０４及び該バリア層１０４とゲート電極１０８との間にのみ選択的に設けられたｐ型のＧａＮ層１０５を有している。

バリア層１０４の上におけるゲート電極１０８の両側方の領域には、ゲート電極１０８とそれぞれ間隔をおいてソース電極１０６及びドレイン電極１０７が形成されている。ここで、ゲート電極１０８は、例えばパラジウム（Ｐｄ）からなり、ＧａＮ層１０５とはオーミック接触している。ソース電極１０６及びドレイン電極１０７は、基板側から積層されたチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜からなる。

図１２は図１１に示す従来のＪＦＥＴに対して、ゲート電極１０８とドレイン電極１０７とに同一周期のパルス電圧を印加した際のドレイン電流Ｉｄとドレイン電圧Ｖｄｓとの関係を表わしている。ここで、ゲート電極１０８及びドレイン電極１０７に印加されるパルス電圧のパルス幅は０．５μｓとし、パルス間隔は１ｍｓとしている。

図１２において、プロットＡはパルス電圧を印加する前のバイアス条件として、ゲート電圧及びドレイン電圧が共に０Ｖの場合であり、プロットＢはゲート電圧が０Ｖで且つドレイン電圧が６０Ｖの場合を表わしている。図１２に示すように、例えばゲート電圧Ｖｇｓが５ＶのプロットＢで且つドレイン電圧Ｖｄｓが１０Ｖの場合は、ゲート電圧Ｖｇｓが５ＶのプロットＡで且つドレイン電圧Ｖｄｓが１０Ｖの場合と比べて、ドレイン電流Ｉｄが９０ｍＡ／ｍｍ程度減少している。これにより、バイアス電圧を印加するよりも前にドレイン電極１０７に高いドレイン電圧が印加されている場合には、オン抵抗が増大することが分かる。これが電流コラプスと呼ばれる現象であり、電流コラプスが生じるとオン抵抗が大幅に増大するため、高いドレイン電圧が印加されるパワートランジスタにとっては極めて重大な問題となる。

本発明は、前記従来の問題に鑑み、パワートランジスタに適用可能なノーマリオフ型の窒化物半導体装置に生じる電流コラプスを抑制できるようにすることを目的とする。

前記の目的を達成するため、本発明は、窒化物半導体装置を、バリア層とゲート電極との間にｐ型の窒化物半導体層を設けるだけでなく、バリア層上におけるゲート電極とソース電極及びゲート電極とドレイン電極と間の各領域にもｐ型の窒化物半導体層を設ける構成とする。

具体的に、本発明に係る窒化物半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第２の窒化物半導体層と、第２の窒化物半導体層の上に形成され、少なくとも１層のｐ型の窒化物半導体を含む第３の窒化物半導体層と、第３の窒化物半導体層の上に形成されたゲート電極と、ゲート電極の両側方の領域にそれぞれ形成されたソース電極及びドレイン電極とを備え、第３の窒化物半導体層は、ゲート電極の下側部分の厚さがゲート電極の側方部分の厚さよりも大きく、ゲート電極により構成されるトランジスタ素子の第１の閾値電圧値は、ゲート電極の側方の部位に表面空乏層を介して仮想的に形成される仮想トランジスタ素子の第２の閾値電圧値よりも大きいことを特徴とする。

本発明の窒化物半導体装置によると、ゲート電極により構成されるトランジスタ素子の第１の閾値電圧値は、ゲート電極の側方の部位に表面空乏層を介して仮想的に形成される仮想トランジスタ素子の第２の閾値電圧値よりも大きいことにより、ドレイン電流比を１に近づけることができるので、電流コラプスを抑制することができる。

本発明の窒化物半導体装置において、第１の閾値電圧値は、第２の閾値電圧値と比べて２．５Ｖ以上大きいことが好ましい。

本発明に係る窒化物半導体装置及びその製造方法によると、オン抵抗が小さく且つ電流コラプスが抑制されたノーマリオフ型の窒化物半導体装置を実現することができる。

本発明の第１の実施形態に係る窒化物半導体装置を示す断面図である。 本発明の第１の実施形態に係る窒化物半導体装置におけるパルス電圧印加時のドレイン電流とドレイン電圧との関係を示すグラフである。 本発明の第１の実施形態に係る窒化物半導体装置におけるゲート電極の側方部分に位置する仮想ゲート電極により形成される仮想トランジスタの閾値電圧について説明する模式的な断面図である。 本発明の第１の実施形態に係る窒化物半導体装置における閾値電圧と仮想トランジスタにおける閾値電圧との差であるΔＶ_ｔｈとパルス電圧印加時のドレイン電流比の値との関係を示すグラフである。 本発明の第１の実施形態に係る窒化物半導体装置におけるｐ型ＡｌＧａＮ層の膜厚と閾値電圧との差ΔＶ_ｔｈとの関係を示すグラフである。 （ａ）〜（ｅ）は本発明の第１の実施形態に係る窒化物半導体装置の製造方法を示す工程順の断面図である。 本発明の第１の実施形態の第１変形例に係る窒化物半導体装置を示す断面図である。 本発明の第１の実施形態の第２変形例に係る窒化物半導体装置を示す断面図である。 本発明の第２の実施形態に係る窒化物半導体装置を示す断面図である。 本発明の第３の実施形態に係る窒化物半導体装置を示す断面図である。 従来例に係る窒化物半導体トランジスタを示す断面図である。 従来例に係る窒化物半導体トランジスタにおけるパルス電圧印加時のドレイン電流とドレイン電圧との関係を示すグラフ図である。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１は本発明の第１の実施形態に係る窒化物半導体装置（ＪＦＥＴ）の断面構成を示している。図１に示すように、第１の実施形態に係る窒化物半導体装置は、主面の面方位が（０００１）面であるサファイアからなる基板１１と、該基板１１の主面上に形成された厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１２と、該バッファ層１２の上に設けられた厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）からなるチャネル層１３と、該チャネル層１３の上に形成された厚さが２５ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバリア層１４と、該バリア層１４の上に形成された第１のｐ型層としての厚さが１５ｎｍのｐ型ＡｌＧａＮ層１５と、該ｐ型ＡｌＧａＮ層１５上のゲート形成領域であり、第２のｐ型層としての厚さが１００ｎｍのｐ型ＧａＮ層１６とを有している。ここで、アンドープとは、導電型を決定する不純物が意図的に導入されていないことを意味する。

ｐ型ＡｌＧａＮ層１５は、濃度が１×１０^１９ｃｍ^−３程度のマグネシウム（Ｍｇ）がドーピングされ、キャリア濃度は１×１０^１８ｃｍ^−３程度である。ｐ型ＧａＮ層１６は大部分がｐ型ＡｌＧａＮ層１５と同程度のキャリア濃度を有し、その上面から厚さが約１０ｎｍの領域にはＭｇが１×１０^２０ｃｍ^−３程度の濃度にドーピングされている。

バリア層１４とｐ型ＡｌＧａＮ層１５とは、例えばＡｌ_０．１５Ｇａ_０．８５Ｎにより構成されている。

ｐ型ＡｌＧａＮ層１５及びバリア層１４におけるｐ型ＧａＮ層１６の両側方にはチャネル層１３の上部を掘り込んだ開口部が設けられ、該開口部にはバリア層１４とチャネル層１３とのヘテロ界面に対して横方向から接触するように、Ｔｉ層とＡｌ層とからなるソース電極１７及びドレイン電極１８が設けられている。このように、ｐ型ＡｌＧａＮ層１５、バリア層１４及びチャネル層１３の上部を掘り込み、バリア層１４とチャネル層１３とのヘテロ界面の近傍に形成される２次元電子ガス（２ＤＥＧ）層と直接に接触するようにソース電極１７及びドレイン電極１８を形成することにより、該ソース電極１７及びドレイン電極１８をｐ型ＡｌＧａＮ層１５の上に直接に形成した場合よりも大幅に接触抵抗を低減することができる。その上、ｐ型ＡｌＧａＮ層１５及びバリア層１４の膜厚に依存せずに接触抵抗が小さいオーミック接合を得ることができる。

ｐ型ＡｌＧａＮ層１５の上に選択的に形成されたｐ型ＧａＮ層１６の上には、該ｐ型ＧａＮ層１６とオーミック接合するパラジウム（Ｐｄ）からなるゲート電極１９が形成されている。ここで、ｐ型ＧａＮ層１６及びゲート電極１９は、ソース電極１７とドレイン電極１８との中間位置からソース電極１７側に偏った位置に設けられている。これは、ゲート電極１９とドレイン電極１８との間隔をゲート電極１９とソース電極１７との間隔よりも大きくすることによって、高いドレイン電圧が印加されたときに生じる電界を緩和して、トランジスタの破壊耐圧を向上するためである。

図２は図１に示す窒化物半導体装置に対して、ゲート電極１９とドレイン電極１８とに同一周期のパルス電圧を印加した際のドレイン電流Ｉｄとドレイン電圧Ｖｄｓとの関係を表わしている。ここで、ゲート電極１９及びドレイン電極１８に印加されるパルス電圧のパルス幅は０．５μｓとし、パルス間隔は１ｍｓとしている。

図２において、プロットＡはパルス電圧を印加する前のバイアス条件として、ゲート電圧及びドレイン電圧が共に０Ｖの場合であり、プロットＢはゲート電圧が０Ｖで且つドレイン電圧が６０Ｖの場合を表わしている。図２のプロットＢに示すように、ゲート電圧Ｖｇｓが１Ｖから５Ｖのいずれであっても、また、ドレイン電圧Ｖｄｓが１０Ｖから６０Ｖのいずれであっても、高いドレイン電圧が印加されないプロットＡの場合の特性とほぼ一致していることから、オン抵抗も変わらず、従って電流コラプスが抑制されていることが分かる。

以下に、第１の実施形態に係る窒化物半導体装置が電流コラプスを抑制できる理由を説明する。

従来例に係る窒化物半導体装置においては、バリア層１０４におけるゲート電極１０８の側方部分に表面準位が形成され、この形成された表面準位にトラップされる電子によって生じる空乏層がチャネル（２ＤＥＧ）に影響を及ぼすが、第１の実施形態に係る窒化物半導体装置においては、ｐ型ＡｌＧａＮ層１５におけるゲート電極１９の側方部分に形成される表面準位がチャネルに与える影響が小さいためであると考えられる。

すなわち、従来例に係るトランジスタは、図１２のプロットＢに示したように、パルスが印加される直前の高いドレイン電圧が印加されている場合には、バリア層１０４におけるゲート電極１０８の側方部分に形成される表面準位にトラップされた電子によって空乏層がチャネルにまで広がっている。これにより、パルスの印加直後にゲート電極１０８の下側に位置するチャネルがオン状態となっても、表面準位にトラップされた電子の放出時間が遅いため、ゲートドレイン間に位置するチャネルがオン状態とはならない。その結果、高いドレイン電圧を印加せず電子トラップによる空乏層が広がってはいないプロットＡに示す場合と比較してドレイン電流が減少してしまう。

これに対し、本実施形態に係る窒化物半導体装置は、バリア層１４の上にｐ型ＡｌＧａＮ層１５を設けたことにより、パルスが印加される直前の高いドレイン電圧が印加されている場合に、ｐ型ＡｌＧａＮ層１５の表面準位にトラップされた電子よって生じる空乏層はチャネルにまでは到達しない。このため、チャネルにおけるゲート電極１９の側方部分は常にオン状態となっている。これにより、パルスが印加された直後にゲート電極１９の直下に位置するチャネルがオン状態となると、ソースドレイン間に位置するチャネルが全開状態となるため、高いドレイン電圧を印加していない場合、すなわち電子のトラップによる空乏層が広がっていない場合と比較しても同等のドレイン電流を得ることができる。

本実施形態に係る窒化物半導体装置において電流コラプスが抑制されるメカニズムを図３に基づいてより詳細に説明する。図３は図１に示す窒化物半導体装置の要部であって、ゲート電極１９によるトランジスタの第１の閾値電圧Ｖ_ｔｈ１と、ゲート電極１９の側方に形成される仮想ゲート電極２０による仮想トランジスタの第２の閾値電圧Ｖ_ｔｈ２との模式的な断面構成を示している。

前述したように、ＪＦＥＴ構造は、チャネルにおけるゲート電極１９の直下の領域の２次元電子ガス濃度を、その領域以外の２次元電子ガス濃度よりも選択的に小さくすることができる。このため、ゲート電極１９の直下に位置するチャネルがオン状態となる第１の閾値電圧Ｖ_ｔｈ１は、ゲート電極１９の側方領域において表面空乏層を介して仮想的に形成される仮想トランジスタの第２の閾値電圧Ｖ_ｔｈ２よりも大きくなる。このとき、仮想ゲート電極２０は、ｐ型ＡｌＧａＮ層１５とはエネルギー障壁が０．７ｅＶ程度のショットキ接合を形成していると仮定する。第１の閾値電圧Ｖ_ｔｈ１はアンドープのＡｌＧａＮからなるバリア層１４における膜厚及びＡｌの組成比を調整することによって、負から正の値に制御することが可能である。

ゲート電極１９に電圧を印加していないときには、仮想ゲート電極２０の直下に位置するバリア層１４とチャネル層１３とのヘテロ界面には２次元電子ガスが生じているため、第２の閾値電圧Ｖ_ｔｈ２は負の値となる。この第２の閾値電圧Ｖ_ｔｈ２が負側にシフトする程、チャネル内の２次元電子ガスを空乏化するには、仮想ゲート電極２０が接触しているｐ型ＡｌＧａＮ層１５の表面に、より大きい負電荷が必要であることを意味している。

このように、第１の実施形態に係る窒化物半導体装置のゲートドレイン間において、ｐ型ＡｌＧａＮ層１５をバリア層１４の上に設けたことより、該ｐ型ＡｌＧａＮ層１５に形成される表面準位にトラップされる電子によって、チャネルがオフ状態となりにくいことを表わしている。

図４は第１の実施形態に係る窒化物半導体装置において、ｐ型ＡｌＧａＮ層１５及びバリア層１４の膜厚を変化させた場合における第１の閾値電圧Ｖ_ｔｈ１と第２の閾値電圧Ｖ_ｔｈ２の差ΔＶ_ｔｈ（＝Ｖ_ｔｈ１−Ｖ_ｔｈ２）とパルス電圧印加時のドレイン電流比との関係を示している。ここで、ドレイン電流比とは、パルス電圧印加時のドレイン電圧が１０Ｖで且つゲート電圧が５Ｖの場合のドレイン電流において、パルス電圧を印加する直前のドレイン電圧が０Ｖの場合に対する６０Ｖの場合の比を表わしている。従って、ドレイン電流比の値が１に近い程、電流コラプスが抑制されていることを示す。

図４に示すように、閾値電圧の差ΔＶ_ｔｈとドレイン電流比の値との間には明確な相関関係があり、閾値電圧の差ΔＶ_ｔｈが大きい程、電流コラプスが抑制される。特に、閾値電圧の差ΔＶ_ｔｈが２．５Ｖ以上であれば、ドレイン電流比はほぼ１となり、完全に電流コラプスが抑制できることが分かる。

ところで、閾値電圧の差ΔＶ_ｔｈを大きくするには、ｐ型ＡｌＧａＮ層１５の厚膜化が有効である。

図５は第１の実施形態に係る窒化物半導体半導体装置におけるｐ型ＡｌＧａＮ層１５の膜厚と閾値電圧の差ΔＶ_ｔｈとの関係を示している。ｐ型ＡｌＧａＮ層１５の膜厚を大きくすると、第１の閾値電圧Ｖ_ｔｈ１をほとんど変化させることなく、第２の閾値電圧Ｖ_ｔｈ２を負側にシフトすることができる。このため、閾値電圧の差ΔＶ_ｔｈを大きくすることが可能となるので、オン抵抗が増大せず、すなわち電流コラプスを抑制することができる。

アンドープＡｌＧａＮからなるバリア層１４の膜厚を大きくする、又はＡｌの組成比を大きくすると、第２の閾値電圧Ｖ_ｔｈ２を負側にシフトさせることができるが、これと同時に第１の閾値電圧Ｖ_ｔｈ１も負側にシフトしてしまうため、閾値電圧の差ΔＶ_ｔｈを大きくすることが不可能であり、さらにはノーマリオフ状態を維持することすら困難となる。

そこで、第１の実施形態においては、バリア層１４の上に、より詳細にはバリア層１４の上におけるゲート電極１９の両側方の領域に、ｐ型ＡｌＧａＮ層１５を設けることによって、ノーマリオフ状態を維持できると同時に閾値電圧の差ΔＶ_ｔｈを大きくすることができ、電流コラプスを抑制することができる。特に、図４及び図５から、閾値電圧の差ΔＶ_ｔｈを２．５Ｖ以上とし、電流コラプスを完全に抑制するためには、ｐ型ＡｌＧａＮ層１５の膜厚を１５ｎｍ以上とすることが有効であることが分かる。但し、ｐ型ＡｌＧａＮ層１５を厚くし過ぎると、該ｐ型ＡｌＧａＮ層１５を介してゲートドレイン間又はゲートソース間にリーク電流が流れてしまうため、ｐ型ＡｌＧａＮ層１５の膜厚は３０ｎｍ程度以下であることが望ましい。

以下、前記のように構成された窒化物半導体装置の製造方法について図面を参照しながら説明する。

図６（ａ）〜図６（ｅ）は本実施形態に係る窒化物半導体装置の製造方法の工程順の断面構成を示している。

まず、図６（ａ）に示すように、例えば有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、主面の面方位が（０００１）面であるサファイアからなる基板１１の主面上に、厚さが１００ｎｍのＡｌＮからなるバッファ層１２、厚さが２μｍのアンドープのＧａＮからなるチャネル層１３、厚さが２５ｎｍのアンドープのＡｌＧａＮからなるバリア層１４、厚さが１５ｎｍのｐ型ＡｌＧａＮ層１５及び厚さが１００ｎｍのｐ型ＧａＮ層１６をエピタキシャル成長により順次形成して、エピタキシャル成長層を形成する。

次に、図６（ｂ）に示すように、例えば、リソグラフィ法並びに塩素（Ｃｌ_２）ガス及び六フッ化硫黄（ＳＦ_６）ガスをエッチングガスとする誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等を用いたドライエッチング法により、エピタキシャル成長層のｐ型ＧａＮ層１６におけるゲート形成領域を除く部分に対して選択的にエッチングを行なう。このとき、ＧａＮ層とＡｌＧａＮ層とのエッチングレートがほぼ同一である等速エッチングを用いてｐ型ＡｌＧａＮ層１５を露出させることは可能ではあるが、より再現性を高めるには、ＧａＮ層のエッチングレートがＡｌＧａＮ層よりも速くなる選択エッチングを用いることが有効である。

次に、図６（ｃ）に示すように、例えば、リソグラフィ法及び塩素ガスを用いたＩＣＰエッチング等のドライエッチング法により、エピタキシャル層におけるソース電極及びドレイン電極の各形成領域となる凹部１３ａを、ｐ型ＡｌＧａＮ層１５、バリア層１４及びチャネル層１３の上部を選択的に除去することにより形成する。

次に、図６（ｄ）に示すように、例えばリフトオフ法により、形成した凹部１３ａに、それぞれＴｉ層及びＡｌ層からなる積層構造を有するソース電極１７及びドレイン電極１８を形成する。その後、温度が６５０℃の窒素（Ｎ_２）雰囲気で熱処理（アニール）を行なう。

次に、図６（ｅ）に示すように、例えばリフトオフ法により、ｐ型ＧａＮ層１６の上にＰｄからなるゲート電極１９を選択的に形成する。以上のようにして、第１の実施形態に係る窒化物半導体装置を得ることができる。

（第１の実施形態の第１変形例）
第１の実施形態においては、図１に示すように、バリア層１４の上に設けたｐ型ＡｌＧａＮ層１５は、ゲート電極１９の下側部分の厚さとその側方部分との厚さを実質的に同一としている。

しかしながら、図７に示す第１変形例のように、ｐ型ＡｌＧａＮ層１５におけるゲート電極１９の下側部分の厚さを２０ｎｍ程度とし、ｐ型ＡｌＧａＮ層１５におけるゲート電極１９の側方部分の厚さを１５ｎｍ程度として、ゲート電極１９の側方部分の厚さをゲート電極１９の下側部分の厚さよりも小さくしてもよい。

これにより、第１変形例に係る窒化物半導体装置は、第１の実施形態と同様に電流コラプスを抑制できると共に、さらには、高いドレイン電圧が印加された場合に、電界強度が最大となるゲート電極１９の側方に形成される段差部がバンドギャップエネルギーが大きいｐ型ＡｌＧａＮ層１５のみで形成されるため、トランジスタの破壊耐圧を向上することができる。

（第１の実施形態の第２変形例）
図８に示す第２変形例に係る窒化物半導体装置のように、ｐ型ＧａＮ層１６がゲート電極１９の下側にのみ形成される構成ではなく、該ｐ型ＧａＮ層１６の一部がゲート電極１９の側方にも形成される構成であってもよい。このとき、ｐ型ＧａＮ層１６におけるゲート電極１９の側方の領域に形成された露出部分が厚いと、ゲートドレイン間又はゲートソース間に生じるリーク電流が増大する原因となるため、露出部分の厚さは２０ｎｍ程度以下とすることが望ましい。これにより、前述した閾値電圧の差ΔＶ_ｔｈを大きくすることができるため、電流コラプスを抑制することができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図９は本発明の第２の実施形態に係る窒化物半導体装置の断面構成を示している。図９に示すように、導電性を有する基板の一例として、主面の面方位が（１１１）面であるｎ型シリコン（Ｓｉ）からなる基板２１の主面上に、第１の実施形態と同等のエピタキシャル層が形成されている。すなわち、基板２１の上には、ＭＯＣＶＤ法等により、ＡｌＮからなるバッファ層２２、ＧａＮからなるチャネル層２３、アンドープのＡｌＧａＮからなるバリア層２４、ｐ型ＡｌＧａＮ層２５及びｐ型ＧａＮ層２６が順次形成されている。

ｐ型ＧａＮ層２６は、Ｐｄからなるゲート電極２９のほぼ下側部分にのみ選択的に形成されている。

ＴｉとＡｌとからなるソース電極２７及びドレイン電極２８は、それぞれチャネル層２３の上部に達する凹部に形成されている。

また、ｐ型ＡｌＧａＮ層２５の上には、窒化シリコン（ＳｉＮ）からなるパッシベーション膜３０がゲート電極２９及びｐ型ＧａＮ層２６を覆うように全面的に形成されている。

第２の実施形態の特徴として、ソース電極２７のゲート電極２９と反対側の領域（外側領域）には、パッシベーション膜３０、ｐ型ＡｌＧａＮ層２５、バリア層２４、チャネル層２３及びバッファ層２２を貫通するようにバイアホール２１ａが形成されている。ソース電極２７は、該ソース電極２７とバリアホール２１ａとに跨って形成されたアルミニウム（Ａｌ)からなるメタル配線３１により基板２１と電気的に接続されている。

基板２１のバッファ層２２と反対側の面（裏面）上にはＡｕＧｅＳｂ合金からなる裏面電極３２が形成されている。

パッシベーション膜３０の上には、メタル配線３１を含む全面にわたって、膜厚が約５μｍで且つ比誘電率が３程度のポリイミド樹脂からなる層間膜３３が形成されている。

層間膜３３にはドレイン電極２８を露出するコンタクトホールが形成され、形成されたコンタクトホールを埋めることにより、一端がドレイン電極２８と接触すると共に他端が層間膜３３上をソース電極２７の上方にまで延びる、Ａｌからなる上部ドレイン電極３４が形成されている。

このような構成により、ソース電圧は基板２１の裏面に形成された裏面電極３２を通して印加でき、一方、ドレイン電圧はゲート電極２９の上方に形成された上部ドレイン電極３４を通して印加することができるため、電極パッドをトランジスタ素子の活性領域の外側に形成する必要がなくなるので、チップサイズを縮小することができる。

また、ソース電極２７は裏面電極３２と接続され、ドレイン電極２８は上部ドレイン電極３４と接続されるため、新たなソース用及びドレイン用の電極用配線を設ける必要がなくなる。その結果、各電極用配線による配線抵抗が低減できるため、実装後のトランジスタのオン抵抗を低減することができる。

また、層間膜３３には、比誘電率が低いポリイミド樹脂を用いているため、上部ドレイン電極３４による寄生容量を低減することができるので、トランジスタのスイッチング速度をも向上することができる。なお、層間膜３３の比誘電率は４以下であれば、寄生容量の低減に有効である。

なお、導電性を有する基板２１はシリコン（Ｓｉ）に限られず、炭化シリコン（ＳｉＣ）を用いることができる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図１０は本発明の第３の実施形態に係る窒化物半導体装置の断面構成を示している。図１０に示すように、第３の実施形態に係る窒化物半導体装置は、主面の面方位が（０００１）面であるサファイアからなる基板４１と、該基板４１の主面上に形成された厚さが１００ｎｍのＡｌＮからなるバッファ層４２と、該バッファ層４２の上に設けられた厚さが２μｍのアンドープのＧａＮからなるチャネル層４３と、該チャネル層４３の上に形成された厚さが２５ｎｍのアンドープのＡｌＧａＮからなるバリア層４４と、該バリア層４４の上に形成され、Ｐｄからなるゲート電極４８の下側部分の厚さが１００ｎｍで且つゲート電極４８の側方部分の厚さが約１５ｎｍのｐ型ＧａＮ層４５とを有している。

ｐ型ＧａＮ層４５は、濃度が１×１０^１９ｃｍ^−３程度のＭｇがドーピングされ、キャリア濃度は１×１０^１８ｃｍ^−３程度であり、ゲート電極４８の下側部分はその上面から厚さが約１０ｎｍの領域にはＭｇが１×１０^２０ｃｍ^−３程度の濃度にドーピングされている。

バリア層４４は、例えばＡｌ_０．１５Ｇａ_０．８５Ｎにより構成されている。

ｐ型ＧａＮ層４５及びバリア層４４におけるゲート電極４８の両側方にはチャネル層４３の上部を掘り込んだ開口部が設けられ、該開口部にはバリア層４４とチャネル層４３とのヘテロ界面に対して横方向から接触するように、Ｔｉ層とＡｌ層とからなるソース電極４６及びドレイン電極４７が設けられている。

また、ゲート電極４８は、ソース電極４６側に偏った位置に設けられている。

このように、第３の実施形態に係る窒化物半導体装置は、アンドープのＡｌＧａＮからなるバリア層４４の上に、ゲート電極４８の下側部分の厚さが１００ｎｍで且つゲート電極４８の側方部分の厚さが１５ｎｍ程度のｐ型ＧａＮ層４５を設けている。

このように、第３の実施形態に係るｐ型ＧａＮ層４５は、ゲート電極４８の下側部分と側方部分との厚さを変えてはいるものの、一体に形成されている。このようにしても、前述した、本トランジスタ素子と仮想トランジスタ素子との閾値電圧の差ΔＶ_ｔｈを大きくすることができるため、電流コラプスを抑制することができる。

ところで、ＡｌＧａＮ層はＧａＮ層とは格子定数が異なるため、ＡｌＧａＮ層の膜厚が大きくなると結晶成長が困難となるが、第３の実施形態に係る窒化物半導体装置は、第１及び第２の実施形態のように、アンドープのＡｌＧａＮからなるバリア層とｐ型ＧａＮ層との間にｐ型ＡｌＧａＮ層を設けないため、結晶成長が容易である。

なお、ｐ型ＧａＮ層４５におけるゲート電極４８の側方部分の膜厚が大きくなるとゲートドレイン間又はゲートソース間のリーク電流が増大する原因となるため、ｐ型ＧａＮ層４５におけるゲート電極４８の側方部分の膜厚は２０ｎｍ程度以下とすることが望ましい。

なお、第３の実施形態に係る半導体装置の製造方法は、ＭＯＣＶＤ法等により、基板４１の上にバリア層４２からｐ型ＧａＮ層４５までを順次エピタキシャル成長した後、ｐ型ＧａＮ層におけるゲート電極形成領域の側方部分に対してのみ選択的にドライエッチングを行なえばよい。

本発明に係る窒化物半導体装置及びその製造方法は、オン抵抗が小さく且つ電流コラプスが抑制されたノーマリオフ型の窒化物半導体装置を実現することができ、電源回路等に用いられるパワートランジスタとして有用である。

１１ 基板
１２ バッファ層
１３ チャネル層
１３ａ 凹部
１４ バリア層
１５ ｐ型ＡｌＧａＮ層（第１のｐ型層）
１６ ｐ型ＧａＮ層（第２のｐ型層）
１７ ソース電極
１８ ドレイン電極
１９ ゲート電極
２０ 仮想ゲート電極
２１ 基板
２１ａ バイアホール
２２ バッファ層
３３ チャネル層
２４ バリア層
２５ ｐ型ＡｌＧａＮ層（第１のｐ型層）
２６ ｐ型ＧａＮ層（第２のｐ型層）
２７ ソース電極
２８ ドレイン電極
２９ ゲート電極
３０ パッシベーション膜
３１ メタル配線
３２ 裏面電極
３３ 層間膜
３４ 上部ドレイン電極
４１ 基板
４２ バッファ層
４３ チャネル層
４４ バリア層
４５ ｐ型ＧａＮ層
４６ ソース電極
４７ ドレイン電極
４８ ゲート電極

Claims (2)

1. 基板と、
   前記基板の上に形成された第１の窒化物半導体層と、
   前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第２の窒化物半導体層と、
   前記第２の窒化物半導体層の上に形成され、少なくとも１層のｐ型の窒化物半導体を含む第３の窒化物半導体層と、
   前記第３の窒化物半導体層の上に形成されたゲート電極と、
   前記ゲート電極の両側方の領域にそれぞれ形成されたソース電極及びドレイン電極とを備え、
   前記第３の窒化物半導体層は、前記ゲート電極の下側部分の厚さが前記ゲート電極の側方部分の厚さよりも大きく、
   前記ゲート電極により構成されるトランジスタ素子の第１の閾値電圧値は、前記ゲート電極の側方の部位に表面空乏層を介して仮想的に形成される仮想トランジスタ素子の第２の閾値電圧値よりも大きいことを特徴とする窒化物半導体装置。
2. 前記第１の閾値電圧値は、前記第２の閾値電圧値と比べて２．５Ｖ以上大きいことを特徴とする請求項１に記載の窒化物半導体装置。

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