JP2000349095A - 半導体素子およびその製造方法ならびに電力増幅器および無線通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 単一電源で容易に動作させることができ、歪
み特性に優れ、かつ高い電力付加効率を有する半導体素
子を実現するにあたり、容易かつ制御性よく製造するこ
とができると共に、その性能を向上させることができる
ようにする。 【解決手段】 基板１１の上にＡｌＧａＡｓよりなる第
２の障壁層２２，undope−ＩｎＧａＡｓよりなるチャネ
ル層２３，ＡｌＧａＡｓよりなる第１の障壁層２４，Ｇ
ａＡｓよりなる表面層２５を順次積層する。ゲート電極
１５に対応してＡｐ型ｌＧａＡｓよりなるｐ型層２６ａ
を第１の障壁層２４に埋め込んで形成し、ｐ型ＧａＡｓ
よりなるｐ型コンタクト層２６ｂを表面層２５に埋め込
んで形成する。ｐ型層２６ａによりビルトイン電圧を大
きくすることができる。ｐ型コンタクト層２６ｂにより
ゲート電極１５との接触抵抗を小さくすることができる
と共に、ｐ型層２６ａの酸化を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソース電極とドレ
イン電極との間にゲート電極および半導体よりなるチャ
ネル層がそれぞれ設けられた半導体素子およびその製造
方法ならびにそれを用いた電力増幅器および無線通信装
置に関する。

【０００２】

【従来の技術】ＰＨＳ（Personal Handiphone System）
あるいはＰＤＣ（Personal Digital Cellular ）などの
移動体通信システムにおいては、一般に、無線携帯端末
の小型化，低コスト化およびバッテリーの長寿命化など
が強く求められてきた。これらを実現するためには、例
えば、送信用パワーアンプおよびそれを構成するパワー
トランジスタがより高い電流密度で動作すること、およ
びより高い電力付加効率を有すること（高効率）が必要
とされ、更に最近では、正電源だけで動作が可能である
ことが強く望まれている。また、最近のＣＤＭＡ（Code
Division Multiple Access ）あるいはＷ−ＣＤＭＡ
（Wideband Code Division Multiple Access）などの通
信品質の向上を図ることができる新しいデジタル無線通
信方式においては、更に、上記パワーアンプおよびそれ
を構成するパワートランジスタが低歪み性能にも優れた
ものであることが要求されている。

【０００３】従って、無線携帯端末用のパワートランジ
スタにおいては、低歪み高効率性能に優れていること、
高い電流密度を実現できること、エンハンスメントモー
ドで動作させやすいことなどが重要となる。特に、上記
パワートランジスタをエンハンスメントモードで動作さ
せることができれば、正電源だけでの動作が可能となる
だけでなく、ドレインスイッチが不要となるというメリ
ットも生じる。

【０００４】現在、このようなパワーアンプ用として実
用化されている、あるいは実用化のために研究開発され
ているデバイスには、ｐｎ接合ゲート型電界効果トラン
ジスタ（ＪＦＥＴ；Junction Field Effect Transisto
r），ショットキー障壁ゲート型電界効果トランジスタ
（ＭＥＳＦＥＴ；Metal-Semiconductor Field Effect T
ransistor ）およびヘテロ接合電界効果トランジスタ
（ＨＦＥＴ；Heterojunction Field Effect Transisto
r）などがある。

【０００５】

【発明が解決しようとする課題】しかしながら、これら
の各ＦＥＴでは、低歪み性能に優れ、高い電力付加効率
を有し、かつ単一電源動作が可能なパワーアンプを得る
ことが難しいという問題があった。この問題を解決する
方法としては、例えば、ゲート電極に対応してｐ型層を
設けたｐｎ接合ゲート型ヘテロ接合形電界効果トランジ
スタ（ＪＨＦＥＴ）構造とすることが考えられる（特願
平９−２４９２１７号公報参照）。

【０００６】図１５にこのＪＨＦＥＴの一構成例を示
す。このＪＨＦＥＴは、半絶縁性の単結晶ＧａＡｓより
なる基板２１１の上にバッファ層２２１を介してＡｌＧ
ａＡｓ混晶よりなる第２の障壁層２２２，ＩｎＧａＡｓ
混晶よりなるチャネル層２２３およびＡｌＧａＡｓ混晶
よりなる第１の障壁層２２４が順次積層され、この第１
の障壁層２２４にｐ型不純物を高濃度に含むＡｌＧａＡ
ｓ混晶よりなるｐ型層２２６が埋め込まれた構造とされ
ている。ｐ型層２２６の上にはゲート電極２１５が設け
られ、第１の障壁層２２４の上にはゲート電極２１５を
間に挟むようにＧａＡｓよりなるキャップ層２２９を介
してソース電極２１３およびドレイン電極２１４がそれ
ぞれ設けられている。ソース電極２１３，ドレイン電極
２１４およびゲート電極２１５の間には絶縁膜２１２が
形成されている。

【０００７】このＪＨＦＥＴは、例えば、基板２１１の
上に、バッファ層２２１，第２の障壁層２２２，チャネ
ル層２２３，第１の障壁層２２４およびキャップ層２２
９を順次積層したのち、ゲート電極２１５の形成予定領
域に対応してキャップ層２２９を選択的に除去して第１
の障壁層２２４を露出させ、ｐ型不純物を拡散させてｐ
型層２２６を形成することにより製造される。

【０００８】このようなＪＨＦＥＴによれば、ゲート電
極２１５に対応してｐ型層２２６を設けているので、シ
ョットキー接合ゲートを用いた従来のＦＥＴに比べてビ
ルトイン電圧が大きく、ゲート電極２１５に大きな正電
圧を印加することができる。特に、第１の障壁層２２４
およびｐ型層２２６を広いバンドギャップを有するＡｌ
ＧａＡｓ混晶によりそれぞれ構成しているので、ゲート
電圧Ｖｇを例えば１．２Ｖ以上印加しても、チャネル層
２２３から見たゲート電極２１５方向の障壁を十分な高
さに保つことができ、ゲートリーク電流を抑制すること
ができる。従って、容易に正電源のみで動作させること
ができる。

【０００９】また、このＪＨＦＥＴによれば、ｐ型層２
２６を第１の障壁層２２４に対して埋め込んでいるの
で、リセスゲート構造を用いた従来のＦＥＴに比べてソ
ース抵抗を容易に低減させることができる。よって、い
わゆるオン抵抗も容易に低減させることができ、電力付
加効率を高める点で有利である。この効果は、エンハン
スメントモードにおいて特に有効に働き、エンハンスメ
ントモードで動作させることが容易となる。

【００１０】更に、このＪＨＦＥＴによれば、チャネル
層２２３と第１の障壁層２２４との伝導帯端の不連続量
が大きいので、電流密度も高くすることができると共
に、加えて、上述したようにゲート電極２１５に大きな
正電圧を印加することもできるので、ゲート・ソース間
容量Ｃｇｓおよび相互コンダクタンスＧｍの変動がゲー
ト電圧Ｖｇの広い範囲に渡って少なく、優れた歪み特性
を得ることができる。

【００１１】すなわち、このＪＨＦＥＴによれば従来の
問題点を解決することができる。しかし、このＪＨＦＥ
Ｔは、製造の際に、第１の障壁層２２４の上に形成した
キャップ層２２９をゲート電極２１５の形成予定領域に
対応して選択的に除去し、第１の障壁層２２４を露出さ
せているので、特性面および製造の容易さに関し、次の
ような問題点が存在する。

【００１２】まず、第１に、ＧａＡｓよりなるキャップ
層２２９とＡｌＧａＡｓ混晶よりなる第１の障壁層２２
４との選択エッチング比を１００以上とすることは可能
であるが、エッチング量の精密制御および再現性の点で
はまだ十分と言えず、ゲート電極２１５とチャネル層２
２３との間の距離を高い精度で制御することは容易では
ない。

【００１３】第２に、キャップ層２２９の一部を除去す
ることによりキャップ層２２９の表面とｐ型層２２６の
表面との間に段差が生じてしまい、それ以降の製造工程
において不都合が生じやすくなる。例えば、絶縁膜２１
２に開口を形成する際のリソグラフィ工程において焦点
が合わせにくくなる。

【００１４】第３に、第１の障壁層２２４をＡｌＧａＡ
ｓ混晶により構成しているので、第１の障壁層２２４の
表面が比較的酸化されやすく、ｐ型層２２６を形成する
工程の制御性が悪化しやすい。

【００１５】第４に、ｐ型層２２６をＡｌＧａＡｓ混晶
により構成しているので、例えば、ＧａＡｓにより構成
する場合に比べてゲート電極２１５との接触抵抗が大き
くなってしまう。これは、一般に同一の条件で作製した
場合、ＧａＡｓよりもＡｌＧａＡｓ混晶の方がキャリア
濃度が低くなること、およびＧａＡｓよりもＡｌＧａＡ
ｓ混晶の方が酸化されやすいことなどによるものと考え
られる。

【００１６】なお、これらのうち第３および第４の問題
点は、例えば、第１の障壁層およびｐ型層をＧａＡｓに
よりそれぞれ構成するようにすれば改善することができ
るが（特願平９−２４９２１７号公報参照）、そのよう
に構成すると、ｐ型層をＡｌＧａＡｓ混晶により構成す
る場合に比べてビルトイン電圧が小さくなってしまい、
ゲート電極に印加できる最大電圧も低下してしまう。

【００１７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、単一電源で容易に動作させることが
でき、歪み特性に優れ、かつ高い電力付加効率を有する
半導体素子を実現するにあたり、容易かつ制御性よく製
造することができると共に、その性能を向上させること
ができる半導体素子およびその製造方法ならびにそれを
用いた電力増幅器および無線通信装置を提供することに
ある。

【００１８】

【課題を解決するための手段】本発明による半導体素子
は、ソース電極とドレイン電極との間にゲート電極が設
けられたものであって、ソース電極とドレイン電極との
間の電流通路であり半導体よりなるチャネル層と、この
チャネル層とゲート電極との間にゲート電極に対応して
設けられ、チャネル層よりも小さな電子親和力および広
いバンドギャップを有し第１導電型不純物を含む第１導
電型半導体よりなる第１導電型層と、この第１導電型層
とゲート電極との間にゲート電極に対応して設けられ、
第１導電型層よりも大きな電子親和力および狭いバンド
ギャップを有し第１導電型不純物を含む第１導電型半導
体よりなる第１導電型コンタクト層とを備えたものであ
る。

【００１９】本発明による半導体素子の製造方法は、ソ
ース電極とドレイン電極との間にゲート電極が設けられ
た半導体素子を製造するものであって、ソース電極とド
レイン電極との間の電流通路として半導体よりなるチャ
ネル層を形成する工程と、ゲート電極に対応してチャネ
ル層とゲート電極との間に、チャネル層よりも小さな電
子親和力および広いバンドギャップを有し第１導電型不
純物を含む第１導電型半導体よりなる第１導電型層を形
成する工程と、ゲート電極に対応して第１導電型層とゲ
ート電極との間に、第１導電型層よりも大きな電子親和
力および狭いバンドギャップを有し第１導電型不純物を
含む第１導電型半導体よりなる第１導電型コンタクト層
を形成する工程とを含むものである。

【００２０】本発明による電力増幅器および無線通信装
置は、それぞれ、ソース電極とドレイン電極との間にゲ
ート電極が設けられた半導体素子を用いたものであっ
て、半導体素子は、ソース電極とドレイン電極との間の
電流通路であり半導体よりなるチャネル層と、このチャ
ネル層とゲート電極との間にゲート電極に対応して設け
られ、チャネル層よりも小さな電子親和力および広いバ
ンドギャップを有し第１導電型不純物を含む第１導電型
半導体よりなる第１導電型層と、この第１導電型層とゲ
ート電極との間にゲート電極に対応して設けられ、第１
導電型層よりも大きな電子親和力および狭いバンドギャ
ップを有し第１導電型不純物を含む第１導電型半導体よ
りなる第１導電型コンタクト層とを備えたものである。

【００２１】本発明による半導体素子では、ゲート電極
に電圧が印加されると、チャネル層におけるキャリア数
が変化し、チャネル層を流れる電流が変調される。ここ
では、第１導電型層と共に、この第１導電型層とゲート
電極との間に第１導電型層よりも大きな電子親和力およ
び狭いバンドギャップを有する第１導電型コンタクト層
が設けられているので、大きなビルトイン電圧が得られ
ると共に、第１導電型層および第１導電型コンタクト層
とゲート電極との接触抵抗が小さくなっている。

【００２２】本発明による半導体素子の製造方法では、
ソース電極とドレイン電極との間の電流通路として半導
体よりなるチャネル層が形成される。また、ゲート電極
に対応してチャネル層とゲート電極との間に、チャネル
層よりも小さな電子親和力および広いバンドギャップを
有し第１導電型不純物を含む第１導電型半導体よりなる
第１導電型層が形成される。更に、ゲート電極に対応し
て第１導電型層とゲート電極との間に、第１導電型層よ
りも大きな電子親和力および狭いバンドギャップを有し
第１導電型不純物を含む第１導電型半導体よりなる第１
導電型コンタクト層が形成される。

【００２３】本発明による電力増幅器および無線通信装
置はそれぞれ本発明の半導体素子を用いたものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。なお、以下の実施の
形態においては、第１導電型がｐ型、第２導電型がｎ型
の場合について説明する。すなわち、以下の実施の形態
においてｐ型層は本発明の第１導電型層に、ｐ型コンタ
クト層は第１導電型コンタクト層に、ｐ型不純物は第１
導電型不純物に、ｐ型半導体層は第１導電型半導体層
に、ｎ型不純物は第２導電型不純物に、ｎ型半導体層は
第２導電型半導体層にそれぞれ該当する。

【００２５】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体素子の構造を表すものであ
る。この半導体素子は、例えば、半絶縁性の単結晶Ｇａ
Ａｓよりなる基板１１の一面に形成されたＩＩＩ−Ｖ族
化合物半導体よりなる半導体層２０を備えている。この
半導体層２０の基板１１と反対側の表面には、絶縁膜１
２と共に、この絶縁膜１２に離間して形成された開口１
２ａ，１２ｂを介してソース電極１３およびドレイン電
極１４が半導体層２０に接触してそれぞれ設けられてい
る。ソース電極１３とドレイン電極１４との間の半導体
層２０の表面には、絶縁膜１２に形成された開口１２ｃ
を介してゲート電極１５が半導体層２０に接触して設け
られている。

【００２６】半導体層２０は、例えば、基板１１の側か
ら順に積層されたバッファ層２１，第２の障壁層２２，
チャネル層２３，第１の障壁層２４および表面層２５を
有している。バッファ層２１は、例えば、積層方向の厚
さ（以下、単に厚さと言う）が５００ｎｍであり、不純
物を意図的には添加しないundope−ＧａＡｓ（undope−
は不純物を意図的には添加しないことを表す；以下同
じ）により構成されている。

【００２７】第２の障壁層２２は、例えば、厚さ２００
ｎｍの高抵抗領域２２ａと、厚さ３ｎｍのキャリア供給
領域２２ｂと、厚さ２ｎｍの高抵抗領域２２ｃとがバッ
ファ層２１の側から順に積層された構造を有しており、
チャネル層２３よりも小さな電子親和力および広いバン
ドギャップを有するＩＩＩ−Ｖ族化合物半導体により構
成されている。このようにチャネル層２３よりも電子親
和力を小さくするのは、チャネル層２３にキャリアであ
る電子を閉じ込めるためであり、チャネル層２３よりも
バンドギャップを広くするのは、狭いとチャネル層２３
に閉じ込めるキャリアと異なるキャリアの正孔が第２の
障壁層２２に占有しやすくなり、動作に悪影響を及ぼし
てしまうからである。例えば、チャネル層２３が後述す
るようにＩｎＧａＡｓ混晶などにより構成される場合に
は、第２の障壁層２２はＡｌＧａＡｓ混晶などにより構
成されることが好ましい。なお、ここでは、ＩＩＩ族元
素におけるアルミニウム（Ａｌ）の組成比が０．２３の
Ａｌ_0.23Ｇａ_0.77Ａｓ混晶により構成されている。

【００２８】第２の障壁層２２における高抵抗領域２２
ａ，２２ｃは、不純物濃度が低く高抵抗の領域であり、
例えば、不純物が添加されていないか、または低濃度の
ｎ型不純物が添加されていても良い。高抵抗領域２２
ａ，２２ｃの不純物濃度は、例えば、２×１０¹⁷ｃｍ^-3
以下であることが好ましい。不純物濃度がこれよりも大
きくなると、チャネル層２３を走行する電子の速度が著
しく低下してしまうからである。第２の障壁層２２にお
けるキャリア供給領域２２ｂは、ｎ型不純物を高濃度に
例えば１×１０¹⁸ｃｍ^-3以上含む領域であり、ここで
は、ｎ型不純物としてケイ素（Ｓｉ）が１．２×１０¹²
ｃｍ^-2程度添加されている。

【００２９】チャネル層２３は、ソース電極１３とドレ
イン電極１４との間の電流通路であり、第２の障壁層２
２および第１の障壁層２４よりも大きな電子親和力およ
び狭いバンドギャップを有するＩＩＩ−Ｖ族化合物半導
体により構成されている。電子親和力が大きくバンドギ
ャップが狭いＩＩＩ−Ｖ族化合物半導体としては、ＩＩ
Ｉ族であるインジウム（Ｉｎ）およびガリウム（Ｇａ）
からなる群のうちの少なくとも１種と、Ｖ族元素である
ヒ素（Ａｓ）とを含むものがある。ここでは、例えば、
ＩＩＩ族元素におけるインジウムの組成比が０．２の不
純物を添加しないundope−Ｉｎ_0.2 Ｇａ_0.8 Ａｓ混晶に
より構成されている。これにより、チャネル層２３に
は、第２の障壁層２２のキャリア供給領域２２ｂおよび
後述する第１の障壁層２４のキャリア供給領域２４ｂか
ら供給された電子が蓄積されるようになっている。

【００３０】ちなみに、チャネル層２３をＩｎＧａＡｓ
混晶により構成する場合には、ＩＩＩ族元素におけるイ
ンジウムの組成比を０．１以上とすることが好ましい。
インジウムの組成比が高いほど電子親和力が大きくバン
ドギャップが狭くなるので、インジウムの組成比を０．
１以上とすれば、第２の障壁層２２とチャネル層２３と
の間、および第１の障壁層２４とチャネル層２３との間
における伝導帯端の差をそれぞれ十分に大きくすること
ができるからである。また、チャネル層２３の厚さは、
５ｎｍ以上２０ｎｍ以下であることが好ましい。５ｎｍ
よりも薄いとチャネル層２３と第１の障壁層２４との間
の界面の凹凸、およびチャネル層２３と第２の障壁層２
２との間の界面の凹凸により、キャリアの走行が妨げら
れやすく、結果としてキャリアの移動度が低下してしま
うからであり、２０ｎｍよりも厚いとチャネル層２３の
結晶性が低下してしまうからである。

【００３１】第１の障壁層２４は、例えば、厚さ２ｎｍ
の高抵抗領域２４ａと、厚さ６ｎｍのキャリア供給領域
２４ｂと、厚さ７２ｎｍの高抵抗領域２４ｃとがチャネ
ル層２３の側から順に積層された構造を有しており、チ
ャネル層２３よりも小さな電子親和力および広いバンド
ギャップを有するＩＩＩ−Ｖ族化合物半導体により構成
されている。このようにチャネル層２３よりも電子親和
力を小さくバンドギャップを広くするのは、第２の障壁
層２２と同様に、チャネル層２３に電子を閉じ込めると
共に、第１の障壁層２４における正孔の占有を防止する
ためである。例えば、チャネル層２３がＩｎＧａＡｓ混
晶などにより構成される場合には、第１の障壁層２４は
インジウム，アルミニウムおよびガリウムからなる群の
うちの少なくとも１種のＩＩＩ族元素と、ヒ素およびリ
ン（Ｐ）からなる群のうちの少なくとも１種のＶ族元素
とを含むＩＩＩ−Ｖ族化合物半導体により構成されるこ
とが好ましく、具体的には、ＩｎＧａＰ混晶，ＡｌＩｎ
ＧａＰ混晶，ＡｌＩｎＧａＡｓＰ混晶あるいはＡｌＧａ
Ａｓ混晶により構成されることが好ましい。なお、ここ
では、Ａｌ_0.23Ｇａ_0.77Ａｓ混晶により構成されてい
る。

【００３２】ちなみに、第１の障壁層２４をＡｌＧａＡ
ｓ混晶により構成する場合には、ＩＩＩ族元素における
アルミニウムの組成比を０．２５以下とすることが好ま
しい。アルミニウムの組成比が高くなるといわゆるソー
ス抵抗が大きくなってしまうと共に、後述するｐ型層２
６ａをｐ型不純物の拡散により形成する際に拡散速度が
速くなり制御性が悪くなってしまうからである。また、
ここでは、第２の障壁層２２と第１の障壁層２４とを同
一組成のＡｌ_0.23Ｇａ_0.77Ａｓ混晶によりそれぞれ構成
するようにしたが、互いに異なった組成のＡｌＧａＡｓ
混晶によりそれぞれ構成するようにしてもよい。第１の
障壁層２４はソース抵抗を小さくするためにＩＩＩ族元
素におけるアルミニウムの組成比が０．２５以下である
ことが好ましいが、第２の障壁層２２においてはその必
要はなく、第２の障壁層２２を流れる電流成分を抑制す
るという観点からはむしろアルミニウムの組成比が少し
高い方が好ましい場合もあるからである。

【００３３】第１の障壁層２４における高抵抗領域２４
ａ，２４ｃは、不純物濃度が低く高抵抗の領域であり、
例えば、不純物が添加されていないか、または低濃度の
ｎ型不純物が添加されていても良い。これら高抵抗領域
２４ａ，２４ｃの不純物濃度は後述するｐ型層２６ａよ
りも低く、例えば、２×１０¹⁷ｃｍ^-3以下であることが
好ましい。高抵抗領域２４ａにおける不純物濃度がこれ
よりも大きくなると、チャネル層２３を走行する電子の
速度が著しく低下してしまい、高抵抗領域２４ｃにおけ
る不純物濃度がこれよりも大きくなると、ゲート耐圧が
著しく低下してしまうからである。第１の障壁層２４に
おけるキャリア供給領域２４ｂは、ｎ型不純物を高濃度
に例えば１×１０¹⁸ｃｍ^-3以上含む領域であり、ここで
は、ｎ型不純物としてケイ素が２．４×１０¹²ｃｍ^-2程
度添加されている。

【００３４】表面層２５は、例えば、後述するｐ型コン
タクト層２６ｂと材料および組成が同一の半導体により
構成されている。すなわち、後述するように、第１の障
壁層２４よりも大きな電子親和力および狭いバンドギャ
ップを有するＩＩＩ−Ｖ族化合物半導体により構成され
ている。また、表面層２５は、ｎ型半導体により構成さ
れることが好ましく、そのｎ型不純物濃度は、第１の障
壁層２４の高抵抗領域２４ｃよりも高く、例えば、１×
１０¹⁸ｃｍ^-3以上であることが好ましい。ｎ型不純物を
高濃度に含むことによりチャネル層２３のうち表面層２
５に対応する領域における電子の空乏化を抑制すること
ができ、いわゆるソース抵抗を低減することができるか
らである。

【００３５】更に、表面層２５の厚さは例えば３５ｎｍ
以下と薄くされていることが好ましい。これにより、表
面層２５は、ソース電極１３とゲート電極１５との間お
よびソース電極１３とドレイン電極１４との間に電圧を
それぞれ印加しない状態においてキャリアが空乏化し、
ｎ型不純物を高濃度に含んでいても、ゲート電極１５と
ドレイン電極１４との間における逆方向の耐圧性を確保
することができるからである。なお、ここでの表面層２
５は、例えば、厚さが１０ｎｍであり、ｎ型不純物とし
てケイ素を４×１０¹⁸ｃｍ^-3程度添加したｎ型ＧａＡｓ
により構成されている。

【００３６】半導体層２０は、また、ソース電極１３と
ドレイン電極１４との間の領域におけるチャネル層２３
とゲート電極１５との間にゲート電極１５に対応して設
けられたｐ型層２６ａとｐ型コンタクト層２６ｂとを有
している。ｐ型層２６ａは、ｐ型不純物を含みかつチャ
ネル層２３よりも小さな電子親和力および広いバンドギ
ャップを有するｐ型ＩＩＩ−Ｖ族化合物半導体により構
成されている。例えば、チャネル層２３がＩｎＧａＡｓ
混晶などにより構成される場合には、インジウム，アル
ミニウムおよびガリウムからなる群のうちの少なくとも
１種のＩＩＩ族元素と、ヒ素およびリンからなる群のう
ちの少なくとも１種のＶ族元素とを含むＩＩＩ−Ｖ族化
合物半導体により構成されることが好ましい。

【００３７】また、ｐ型層２６ａは、例えば、第１の障
壁層２４の高抵抗領域２４ｃに埋め込まれた状態で高抵
抗領域２４ｃとゲート電極１５との間に設けられてお
り、高抵抗領域２４ｃの一部と同一工程で成長させた半
導体成長層にｐ型不純物を拡散することにより形成され
ている。すなわち、このｐ型層２６ａは、第１の障壁層
２４と材料および組成が同一の半導体により構成されて
いる。ここでは、例えば、厚さが６０ｎｍであり、ｐ型
不純物として亜鉛を１×１０¹⁹ｃｍ^-3程度含むｐ型Ａｌ
_0.23Ｇａ_0.77Ａｓ混晶により構成されている。なお、ｐ
型層２６ａのｐ型不純物濃度は、例えば、１×１０¹⁸ｃ
ｍ^-3以上であることが好ましい。

【００３８】ｐ型コンタクト層２６ｂは、ｐ型層２６ａ
よりも大きな電子親和力および狭いバンドギャップを有
するＩＩＩ−Ｖ族化合物半導体により構成されている。
これにより、ｐ型層２６ａおよびｐ型コンタクト層２６
ｂとゲート電極１５との接触抵抗は小さくなり、また、
ｐ型層２６ａの酸化も防止されるようになっている。例
えば、ｐ型層２６ａがＡｌＧａＡｓ混晶などにより構成
される場合には、このｐ型コンタクト層２６ｂはＧａＡ
ｓにより構成されることが好ましい。

【００３９】また、ｐ型コンタクト層２６ｂは、例え
ば、表面層２５に埋め込まれた状態でｐ型層２６ａおよ
びゲート電極１５に隣接してそれらの間に設けられてお
り、表面層２５と同一の工程で成長させた半導体成長層
にｐ型不純物を拡散することにより形成されている。す
なわち、ｐ型コンタクト層２６ｂは、表面層２５と同一
の厚さを有しており、表面層２５と材料および組成が同
一の半導体により構成されている。ここでは、例えば、
厚さが１０ｎｍであり、ｐ型不純物として亜鉛を１×１
０¹⁹ｃｍ^-3程度含むｐ型ＧａＡｓにより構成されてい
る。ちなみに、このｐ型コンタクト層２６ｂは、表面層
２５と同様にｎ型不純物も含んでおり、ｎ型不純物より
もｐ型不純物を高濃度に含むことによりｐ型を示すよう
になっている。ｐ型コンタクト層２６ｂのｐ型不純物濃
度は、ｐ型層２６ａと同様に、例えば、１×１０¹⁸ｃｍ
^-3以上であることが好ましい。

【００４０】半導体層２０は、更に、ソース電極１３に
対応して設けられたソース層２７ａおよびソースコンタ
クト層２７ｂと、ドレイン電極１４に対応して設けられ
たドレイン層２８ａおよびドレインコンタクト層２８ｂ
とを有している。ソース層２７ａは、ソース電極１３と
チャネル層２３との間において第１の障壁層２４に対応
して設けられており、第１の障壁層２４よりも低い抵抗
を有することによりソース電極１３とチャネル層２３と
を電気的に接続するようになっている。例えば、このソ
ース層２７ａは、第１の障壁層２４を構成する元素とソ
ース電極１３を構成する元素とを主成分とする合金化層
により構成されるか、ｎ型不純物を高濃度に含むｎ型半
導体により構成されるか、またはインジウムなどを含む
ことにより第１の障壁層２４よりも大きな電子親和力お
よび狭いバンドギャップを有するＩＩＩ−Ｖ族化合物半
導体により構成されることで低抵抗化されている。ま
た、それらのうちの複数の要素を兼ね備えることにより
低抵抗化されていてもよい。なお、ソース層２７ａの厚
さは第１の障壁層２４より薄くても厚くてもよいが、こ
こでは第１の障壁層２４と同じ例えば８０ｎｍとされた
場合について図示し、説明する。

【００４１】ソースコンタクト層２７ｂは、ソース層２
７ａとソース電極１３との間において表面層２５に対応
して設けられており、表面層２５よりも低い抵抗を有す
ることによりソース電極１３とチャネル層２３とを電気
的に接続するようになっている。すなわち、このソース
コンタクト層２７ｂは、例えば、表面層２５を構成する
元素とソース電極１３を構成する元素とを主成分とする
合金化層により構成されるか、ｎ型不純物を高濃度に含
むｎ型半導体により構成されるか、またはインジウムな
どを含むことにより表面層２５よりも大きな電子親和力
および狭いバンドギャップを有するＩＩＩ−Ｖ族化合物
半導体により構成されることで低抵抗化されている。ま
た、これらのうちの複数の要素を兼ね備えることにより
低抵抗化されていてもよい。なお、ソースコンタクト層
２７ｂの厚さは表面層２５と同一であり、例えば１０ｎ
ｍと薄くされている。

【００４２】ドレイン層２８ａは、ドレイン電極１４と
チャネル層２３との間において第１の障壁層２４に対応
して設けられており、第１の障壁層２４よりも低い抵抗
を有することによりドレイン電極１４とチャネル層２３
とを電気的に接続するようになっている。すなわち、ド
レイン層２８ａはソース層２７ａと同様の構成を有して
いる。ドレインコンタクト層２８ｂは、ドレイン層２８
ａとドレイン電極１４との間において表面層２５に対応
して設けられており、表面層２５よりも低い抵抗を有す
ることによりドレイン電極１４とチャネル層２３とを電
気的に接続するようになっている。すなわち、ドレイン
コンタクト層２８ｂはソースコンタクト層２７ｂと同様
の構成を有している。

【００４３】なお、この半導体層２０は、ソースコンタ
クト層２７ｂ，表面層２５，ｐ型コンタクト層２６ｂお
よびドレインコンタクト層２８ｂにより表面が形成され
ており、その表面は段差のほとんどない平坦面となって
いる。なお、実際には、熱処理によりソース電極１３と
ソースコンタクト層２７ｂとの間およびドレイン電極１
４とドレインコンタクト層２８ｂとの間の境界は不明瞭
となっているが、図１に示したように幾何学的に境界を
定義すればその表面は段差のない平坦面と言うことがで
きる。

【００４４】絶縁膜１２は、例えば、厚さが２００ｎｍ
の窒化珪素（Ｓｉ₃ Ｎ₄ ）により構成されている。ソー
ス電極１３およびドレイン電極１４は、例えば、基板１
１の側からＡｕＧｅ，ニッケル（Ｎｉ）および金（Ａ
ｕ）を順次積層した構造、または積層したのち４００℃
程度の熱処理によりソースコンタクト層２７ｂおよびソ
ース層２７ａあるいはドレインコンタクト層２８ｂおよ
びドレイン層２８ａと反応して少なくとも一部が合金化
した構造とされている。これにより、ソース電極１３お
よびドレイン電極１４はチャネル層２３とそれぞれオー
ミック接続している。ゲート電極１５は、例えば、基板
１１の側からチタン（Ｔｉ），白金（Ｐｔ）および金を
順次積層した構造とされており、ｐ型コンタクト層２６
ｂとオーミック接続している。

【００４５】図２および図３は、この半導体素子のゲー
ト電極１５下におけるエネルギーバンド構成を表すもの
である。図２はゲート電圧Ｖｇを印加していない状態の
ものであり、図３は１．３Ｖ以上のゲート電圧Ｖｇを印
加した状態のものである。なお、図２および図３では、
第２の障壁層２２，第１の障壁層２４およびｐ型層２６
ａをＡｌ_0.23Ｇａ_0.77Ａｓ混晶によりそれぞれ構成し、
チャネル層２３をＩｎ_0.2 Ｇａ_0.8 Ａｓ混晶により構成
し、ｐ型コンタクト層２６ｂをＧａＡｓにより構成した
場合について表している。

【００４６】このように、この半導体素子は、広いバン
ドギャップを有する半導体（ここでは約１．７ｅＶのバ
ンドギャップを有するＡｌ_0.23Ｇａ_0.77Ａｓ混晶）より
なるｐ型層２６ａが設けられており、大きなビルトイン
電圧が得られるようになっている。すなわち、ゲート電
極１５に大きな正電圧を印加することができるようにな
っている。また、ｐ型層２６ａよりも狭いバンドギャッ
プを有する半導体（ここでは約１．４ｅＶのバンドギャ
ップを有するＧａＡｓ）よりなるｐ型コンタクト層２６
ｂが設けられており、ｐ型層２６ａおよびｐ型コンタク
ト層２６ｂとゲート電極１５との接触抵抗を小さくでき
るようになっている。

【００４７】更に、チャネル層２３と第１の障壁層２４
との伝導帯端の不連続量ΔＥｃが十分に大きく（ここで
は０．３１ｅＶ）、図３に示したように、ゲート電圧Ｖ
ｇを例えば１．３Ｖ以上印加しても、チャネル層２３か
ら見たゲート電極１５方向の障壁は、ゲートリーク電流
を抑制するに十分な高さを保つことができるようになっ
ている。

【００４８】加えて、第１の障壁層２４のポテンシャル
極小点とチャネル層２３における電子の擬フェミル準位
の差も十分に大きく（ここでは０．２０ｅＶ以上）なる
ように構成されており、第１の障壁層２４内に分布する
電子数はチャネル層２３内に分布する電子数に比べて無
視できる程度に少なくなっている。よって、素子の動作
時に第１の障壁層２４内を流れる電流量もチャネル層２
３内を流れる電流量に比べて無視できる程度に少なく、
チャネル層２３に比べて易動度の低い第１の障壁層２４
内を電子が走行することによる相互コンダクタンスＧｍ
の劣化が生じないようになっている。この状況はゲート
電圧Ｖｇが１．５Ｖ程度まで保たれる。

【００４９】なお、図４にこの半導体素子のドレイン電
流Ｉｄとゲート電圧Ｖｇとの関係を示し、図５に相互コ
ンダクタンスＧｍとゲート電圧Ｖｇとの関係を示す。ち
なみに、ここでは、第２の障壁層２２，第１の障壁層２
４およびｐ型層２６ａをＡｌ_0.23Ｇａ_0.77Ａｓ混晶によ
りそれぞれ構成し、チャネル層２３をＩｎ_0.2 Ｇａ_0.8
Ａｓ混晶により構成し、表面層２５およびｐ型コンタク
ト層２６ｂをＧａＡｓにより構成した場合について示し
ている。

【００５０】このように、この半導体素子は、閾値電圧
Ｖｔｈが約０Ｖであり、エンハンスメントモードで動作
すると共に、１．５Ｖまでゲート電圧Ｖｇを印加するこ
とができるという特性を有している。また、ゲート電圧
Ｖｇの広い範囲において相互コンダクタンスＧｍのゲー
ト電圧Ｖｇに対する依存性が少なく、かつ相互コンダク
タンスＧｍはゲート・ソース間容量Ｃｇｓと電子速度Ｖ
ｅとの積に比例するので、ゲート・ソース間容量Ｃｇｓ
のゲート電圧Ｖｇに対する依存性も少ないという特性も
有している。すなわち、正電源のみでの動作が容易であ
り、かつ優れた歪み特性を有するようになっている。

【００５１】このような構成を有する半導体素子は、例
えば、次のように動作する。

【００５２】この半導体素子では、ここではエンハスメ
ントモードなので、ゲート電極１５に電圧を印加してい
ない状態（Ｖｇ＝０）においては、図６に示したよう
に、ｐ型層２６ａおよびｐ型コンタクト層２６ｂによ
り、その直下に該当するチャネル層２３の領域に電子が
空乏化したあるいはチャネル層２３の他の領域に比べて
電子が欠乏したキャリア欠乏領域２３ａが形成されてい
る（このときのエネルギーバンド構成は図２を参照）。
すなわち、チャネル層２３は高抵抗の状態にある。

【００５３】ここで、ゲート電極１５に例えば１．０Ｖ
程度の正のゲート電圧Ｖｇを印加すると、図６において
示したキャリア欠乏領域２３ａは消失し、チャネル層２
３における電子数が増大し、ドレイン電流Ｉｄが変調さ
れる（このときのエネルギーバンド構成は図３を参
照）。その際、リセスゲート構造において生じるような
寄生抵抗成分Ｒｒｅｃは残存しない。よって、チャネル
層２３のオン抵抗Ｒｏｎは低く、最大ドレイン電流Ｉｄ
ｍａｘは大きくなっており、高い電力付加効率ηおよび
高い電流密度が得られる。

【００５４】このような半導体素子は、例えば、次のよ
うにして製造することができる。

【００５５】図７はその各製造工程を表すものである。
まず、図７（Ａ）に示したように、例えば、ＧａＡｓよ
りなる基板１１の上に、undope−ＧａＡｓよりなる半導
体成長層をエピタキシャル成長させてバッファ層２１を
形成したのち、undope−ＡｌＧａＡｓ混晶よりなる半導
体成長層，ｎ型ＡｌＧａＡｓ混晶よりなる半導体成長層
およびundope−ＡｌＧａＡｓ混晶よりなる半導体成長層
を順次エピタキシャル成長させて高抵抗領域２２ａ，キ
ャリア供給領域２２ｂおよび高抵抗領域２２ｃを積層し
た第２の障壁層２２を形成する。次いで、第２の障壁層
２２の上に、例えば、undope−ＩｎＧａＡｓよりなる半
導体成長層をエピタキシャル成長させてチャネル層２３
を形成する。

【００５６】続いて、チャネル層２３の上に、例えば、
第１の障壁層２４の高抵抗領域２４ａ，ソース層２７ａ
およびドレイン層２８ａの形成予定領域にそれぞれ対応
して、同一工程により、undope−ＡｌＧａＡｓ混晶より
なる半導体成長層３１をエピタキシャル成長させる。そ
ののち、半導体成長層３１の上に、例えば、第１の障壁
層２４のキャリア供給領域２４ｂ，ソース層２７ａおよ
びドレイン層２８ａの形成予定領域にそれぞれ対応し
て、同一工程により、ｎ型ＡｌＧａＡｓ混晶よりなる半
導体成長層３２をエピタキシャル成長させる。

【００５７】半導体成長層３２を形成したのち、その上
に、例えば、第１の障壁層２４の高抵抗領域２４ｃ，ソ
ース層２７ａおよびドレイン層２８ａの形成予定領域に
それぞれ対応して、同一工程により、undope−ＡｌＧａ
Ａｓ混晶よりなる半導体成長層３３の一部を形成すると
共に、第１の障壁層２４の高抵抗領域２４ｃ，ｐ型層２
６ａ，ソース層２７ａおよびドレイン層２８ａの形成予
定領域にそれぞれ対応して、同一工程により、undope−
ＡｌＧａＡｓ混晶よりなる半導体成長層３３の残りの一
部をエピタキシャル成長させる。これにより、第１の障
壁層２４の形成予定領域に、高抵抗領域２４ａ，キャリ
ア供給領域２４ｂおよび高抵抗領域２４ｃを積層した第
１の障壁層２４が形成される。

【００５８】半導体成長層３３を形成したのち、その上
に、例えば、表面層２５，ｐ型コンタクト層２６ｂ，ソ
ースコンタクト層２７ｂおよびドレインコンタクト層２
８ｂの形成予定領域にそれぞれ対応して、同一工程によ
り、ｎ型ＧａＡｓよりなる半導体成長層３４をエピタキ
シャル成長させる。これにより、表面層２５の形成予定
領域に表面層２５が形成される。

【００５９】半導体成長層３４を形成したのち、図示し
ないが、メサエッチングにより、または酸素あるいはホ
ウ素などをイオン注入することにより素子間分離を行
う。素子分離を行ったのち、図７（Ｂ）に示したよう
に、半導体成長層３４の上に、例えばＣＶＤ（Chemical
Vapor Deposition ）法により窒化ケイ素膜を蒸着し絶
縁膜１２を形成する。ここでは、絶縁膜１２を平坦な半
導体成長層３４の表面に形成するので、均一な絶縁膜１
２を容易に形成できるようになっている。そののち、絶
縁膜１２の一部をリソグラフィ技術およびエッチング技
術により選択的に除去することにより、ゲート電極１５
の形成予定領域に開口１２ｃを形成して半導体成長層３
４を露出させる。ここでは、絶縁膜１２が平坦な半導体
成長層３４の表面に形成されているので、リソグラフィ
工程における焦点合わせが容易となっている。

【００６０】開口１２ｃを形成したのち、例えば、拡散
により６００℃程度の温度でｐ型不純物である亜鉛を半
導体成長層３４，３３の一部にそれぞれ導入し、ｐ型層
２６ａを第１の障壁層２４に埋め込んで形成すると共
に、ｐ型コンタクト層２６ｂを表面層２５に埋め込んで
形成する。なお、ここでは、ＡｌＧａＡｓ混晶よりなる
半導体成長層３３の上にＧａＡｓよりなる半導体成長層
３４が形成されているので、半導体成長層３３の酸化が
抑制されており、ｐ型層２６ａを制御性よく形成できる
ようになっている。そののち、図７には示さないが、例
えば、全面にチタン，白金および金を順次蒸着してパタ
ーン形成を行いゲート電極１５を形成する。ここでは、
半導体成長層３４の上に直接ゲート電極１５を形成する
ので、ゲート電極１５とチャネル層２３との間の距離を
高い精度で制御できるようになっている。

【００６１】ゲート電極１５を形成したのち、絶縁膜１
２の一部をリソグラフィ技術およびエッチング技術によ
り選択的に除去し、ソース電極１３およびドレイン電極
１４の形成予定領域に開口１２ａ，１２ｂをそれぞれ形
成して半導体成長層３４を露出させる。開口１２ａ，１
２ｂをそれぞれ形成したのち、その上に、例えばＡｕＧ
ｅ，ニッケルおよび金を順次蒸着してパターン形成を行
う。そののち、例えば４００℃程度の加熱処理を行って
合金化し、ソース電極１３およびドレイン電極１４をそ
れぞれ形成すると共に、半導体成長層３３の一部に低抵
抗化したソース層２７ａおよびドレイン層２８ａをそれ
ぞれ形成し、半導体成長層３４の一部に低抵抗化したソ
ースコンタクト層２７ｂおよびドレインコンタクト層２
８ｂをそれぞれ形成する。これにより、図１に示した半
導体素子が形成される。

【００６２】なお、この半導体素子は、次のようにして
も製造することができる。例えば、絶縁膜１２に開口１
２ａ，１２ｂをそれぞれ形成したのち、ソース電極１３
およびドレイン電極１４を形成する前に、拡散法または
イオン注入法などによりｎ型不純物を半導体成長層３
３，３４の一部に導入し、ｎ型半導体よりなるソース層
２７ａ，ソースコンタクト層２７ｂ，ドレイン層２８ａ
およびドレインコンタクト層２８ｂをそれぞれ形成する
ようにしてもよい。

【００６３】また、例えば、絶縁膜１２に開口１２ａ，
１２ｂをそれぞれ形成したのち、ソース電極１３および
ドレイン電極１４を形成する前に、インジウムなどの金
属を半導体成長層３３，３４の一部と合金化させ、第１
の障壁層２４よりも大きな電子親和力および狭いバンド
ギャップを有するソース層２７ａおよびドレイン層２８
ａをそれぞれ形成すると共に、表面層２５よりも大きな
電子親和力および狭いバンドギャップを有するソースコ
ンタクト層２７ｂおよびドレインコンタクト層２８ｂを
それぞれ形成するようにしてもよい。

【００６４】更に、例えば、絶縁膜１２に開口１２ａ，
１２ｂをそれぞれ形成したのち、ソース電極１３および
ドレイン電極１４を形成する前に、その両方を行い、そ
れらをそれぞれ形成するようにしてもよい。ちなみに、
これらの方法によりソース層２７ａ，ソースコンタクト
層２７ｂ，ドレイン層２８ａおよびドレインコンタクト
層２８ｂをそれぞれ形成する場合には、ソース電極１３
およびドレイン電極１４を形成する際の加熱による合金
化処理工程において、通常より加熱温度を低くしたり、
あるいは加熱時間を短くするようにしてもよい。また、
合金化処理を省略してもよい。

【００６５】このように本実施の形態に係る半導体素子
によれば、ゲート電極１５に対応してｐ型層２６ａを備
えると共に、このｐ型層２６ａとゲート電極１５との間
にｐ型層２６ａよりも大きな電子親和力および狭いバン
ドギャップを有するｐ型コンタクト層２６ｂを備えるよ
うにしたので、ビルトイン電圧を大きくすることがで
き、よってゲート電極１５に大きな正電圧を印加でき、
正電源のみによる動作が容易となると共に、ｐ型層２６
ａおよびｐ型コンタクト層２６ｂとゲート電極１５との
接触抵抗を小さくすることができる。

【００６６】また、ゲート電極１５に正電圧を印加した
場合に、チャネル層２３において寄生抵抗成分Ｒｒｅｃ
がほとんど残存せず、オン抵抗Ｒｏｎを低くすることが
でき、高い電力付加効率ηを得ることができる。更に、
ビルトイン電圧が大きいので、従来と同程度の閾値電圧
を得るにはキャリア供給領域２２ｂ，２４ｂの不純物濃
度を高くする必要が生じ、それによりいわゆるソース抵
抗が低くなり、オン抵抗Ｒｏｎを小さくすることができ
る。加えて、ｐ型コンタクト層２６ｂを備えているの
で、ｐ型層２６ａの酸化を抑制することができ、ｐ型層
２６ａを不純物の拡散により制御性よく形成することが
できる。

【００６７】更にまた、チャネル層２３とｐ型層２６ａ
との間にチャネル層２３よりも小さな電子親和力および
広いバンドギャップを有する第１の障壁層２４を備える
ようにしたので、相互コンダクタンスＧｍおよびゲート
・ソース間容量Ｃｇｓのゲート電圧Ｖｇに対する依存性
が少なく、かつ電流密度を高くすることができる。特
に、本実施の形態では、ゲート電極１５に大きな正電圧
を印加することができるので、相互コンダクタンスＧｍ
およびゲート・ソース間容量Ｃｇｓはゲート電圧Ｖｇの
広い範囲に渡って変動が少なく、優れた歪み特性を得る
ことができる。

【００６８】加えてまた、第１の障壁層２４のチャネル
層２３と反対側に表面層２５を設け、ｐ型層２６ａを第
１の障壁層２４に対して埋め込むと共に、ｐ型コンタク
ト層２６ｂを表面層２５に対して埋め込み、かつ第１の
障壁層２４に対応してソース層２７ａおよびドレイン層
２８ａを設け、表面層２５に対応してソースコンタクト
層２７ｂおよびドレインコンタクト層２８ｂを設けるよ
うにしたので、半導体層２０の表面を段差のない平坦面
とすることができる。よって、絶縁膜１２の形成または
リソグラフィ工程における位置合わせなどが容易とな
り、製造を容易とすることができる。また、半導体層２
０をエッチングする必要がないので、製造工程を簡素化
することができると共に、ゲート電極１５とチャネル層
２３との間の距離を高い精度で制御することができ、品
質を向上させることができる。

【００６９】更にまた、表面層２５を高濃度のｎ型不純
物を含むｎ型半導体により構成するようにしたので、チ
ャネル層２３のうち表面層２５に対応する領域における
電子の空乏化を防止することができ、いわゆるソース抵
抗を低減することができる。

【００７０】加えてまた、表面層２５の厚さを３５ｎｍ
以下に薄くするようにしたので、ソース電極１３とゲー
ト電極１５との間およびソース電極１３とドレイン電極
１４との間に電圧をそれぞれ印加しない状態において表
面層２５は空乏化し、ｎ型不純物を高濃度に含んでいて
も、ゲート電極１５とドレイン電極１４との間における
逆方向の耐圧性を確保することができる。ちなみに、本
実施の形態で説明したように構成すれば、例えば、ソー
ス抵抗が０．７Ωｍｍで、ゲート電極１５とドレイン電
極１４との間における逆方向の耐圧が１０Ｖ以上の従来
に比べて遜色のない特性を得ることができる。

【００７１】更にまた、本実施の形態に係る半導体素子
の製造方法によれば、チャネル層２３の上に、ソース層
２７ａ，第１の障壁層２４およびドレイン層２８ｂの形
成予定領域にそれぞれ対応して半導体成長層３１，３
２，３３をそれぞれ形成し、その上に、ソース層２７
ａ，第１の障壁層２４，ｐ型層２６ａおよびドレイン層
２８ｂの形成予定領域にそれぞれ対応して半導体成長層
３３を形成し、その上に、ソースコンタクト層２７ｂ，
表面層２５，ｐ型コンタクト層２６ｂおよびドレインコ
ンタクト層２８ｂに対応して半導体成長層３４を形成し
たのち、半導体成長層３３，３４の一部にｐ型不純物を
それぞれ拡散させることによりｐ型層２６ａおよびｐ型
コンタクト層２６ｂを形成するようにしたので、本実施
の形態に係る半導体素子を容易に製造することができ、
本実施の形態に係る半導体素子を容易に実現することが
できる。

【００７２】なお、この半導体素子は、上述したように
ゲート電極１５とドレイン電極１４との間の耐圧性が高
いので、例えば、移動体通信装置などの無線通信装置に
含まれる電力増幅器に好ましく用いられる。特に、チャ
ネル層２３が電子速度を速くできるＩｎＧａＡｓ混晶な
どの半導体により構成される場合には、優れた高周波特
性を有するので、通信周波数がＵＨＦ（ultra high fre
quency）帯以上のものに好ましく用いられる。

【００７３】図８は本実施の形態に係る半導体素子を用
いた無線通信装置の概略構成を表すものである。この無
線通信装置は、例えば、高周波信号などの通信信号を送
受信するアンテナ１１０と、このアンテナ１１０から入
力された通信信号を処理信号に変換する受信部１２０
と、処理信号を処理する信号処理回路１３０と、この信
号処理回路から出力された処理信号を通信信号に変換す
る送信部１４０とを備えている。なお、アンテナ１１０
と受信部１２０および送信部１４０とはスイッチ１５０
を介して接続されており、入力された信号に応じて回路
を切り換えるようになっている。

【００７４】受信部１２０は、例えば、通信信号を増幅
する低雑音増幅器１２１と、この低雑音増幅器１２１に
より増幅された通信信号から特定の周波数を選択するフ
ィルタ１２２と、このフィルタ１２２を通過した通信信
号を局部発振器１２３から発振される局部発振信号によ
り周波数変換して処理信号とするミキサ１２４と、この
ミキサ１２４により変換された処理信号を増幅する広帯
域ＩＦ増幅器１２５とを有している。すなわち、この無
線通信装置は、アンテナ１１０に通信信号が入力される
と、この通信信号をスイッチ１５０を介して低雑音増幅
器１２１により増幅し、フィルタ１２２により周波数の
選択をし、ミキサ１２４により周波数変換して処理信号
としたのち、広帯域ＩＦ増幅器１２５により増幅して信
号処理回路１３０に出力するようになっている。

【００７５】送信部１４０は、例えば、処理信号を局部
発振器１２３から発振される局部発振信号により周波数
変換して通信信号とする変調器１４１と、この変調器１
４１により変換された通信信号を増幅するドライバ増幅
器１４２と、このドライバ増幅器１４２により増幅され
た通信信号の位相を変える移相器１４３と、移相器１４
３により変換された通信信号を増幅する電力増幅器１４
４とを有している。すなわち、この無線通信装置は、信
号処理回路１３０から処理信号が出力されると、この処
理信号を変調器１４１により周波数変換して通信信号と
したのち、ドライバ増幅器１４２により増幅し、移相器
１４３により位相を変換し、電力増幅器１４４により増
幅し、スイッチ１５０を介してアンテナ１１０から出力
するようになっている。この無線通信装置では、電力増
幅器１４４に本実施の形態に係る半導体素子が用いられ
ている。なお、本実施の形態に係る半導体素子は電力増
幅器１４４により適したものであるが、ドライバ増幅器
１４２あるいは低雑音増幅器１２１などに本実施の形態
に係る半導体素子を用いるようにしてもよい。

【００７６】このようにこの無線通信装置によれば、本
発明の半導体素子を用いた電力増幅器１４４を備えるよ
うにしたので、電力増幅器１４４について優れた低歪み
特性および高い電力付加効率を得ることができると共
に、電力増幅器１４４を正電源のみで容易に動作させる
ことができる。よって、無線通信装置の大きさを小型化
することができ、かつ消費電力を少なくすることができ
る。従って、特に、携帯通信端末などの無線通信装置に
おいて、装置の小型化および使用時間の延長が可能とな
り、携帯を更に容易とすることができる。また、電力増
幅器について優れた低歪み特性が求められるＣＤＭＡな
どの通信品質の高い新しい通信方式においては、その品
質を向上させることができる。

【００７７】（第２の実施の形態）図９は、本発明の第
２の実施の形態に係る半導体素子の構成を表すものであ
る。この半導体素子は、半導体層４０における表面層４
５，ｐ型層４６ａおよびｐ型コンタクト層４６ｂの構成
がそれぞれ異なることを除き、第１の実施の形態と同一
の構成を有している。よって、第１の実施の形態と同一
の構成要素には同一の符号を付すと共に、対応する構成
要素には十の位を“４”に変更した符号を付し、同一部
分についての詳細な説明を省略する。

【００７８】半導体層４０は、例えば、第１の障壁層２
４のチャネル層２３と反対側に、表面層４５，ｐ型層４
６ａおよびｐ型コンタクト層４６ｂを第１の障壁層２４
の側から順に積層して有している。

【００７９】表面層４５は、例えば、ｐ型層４６ａとの
エッチング選択比が大きな半導体により構成されてお
り、ｐ型層４６ａおよびｐ型コンタクト層４６ｂを形成
する際のエッチング制御性を高めるようになっている。
また、この表面層４５は、ソースコンタクト層２７ｂお
よびドレインコンタクト層２８ｂと同一工程で成長させ
た半導体成長層により形成されている。よって、ソース
電極１３およびドレイン電極１４との接触抵抗を小さく
するように、第１の障壁層２４よりも大きな電子親和力
および狭いバンドギャップを有する半導体により構成さ
れることが好ましい。更に、表面層４５は、例えば、不
純物が添加されていないかまたは低濃度のｎ型不純物を
含んでいても良く、その不純物濃度は、ｐ型層４６ａよ
りも低く、２×１０¹⁷ｃｍ^-3以下であることが好まし
い。ゲート耐圧の低下を防止するためである。なお、こ
こでの表面層４５は、例えば、厚さが１０ｎｍであり、
不純物を添加しないundope−ＧａＡｓにより構成されて
いる。

【００８０】ｐ型層４６ａは、第１の障壁層２４に埋め
込まれておらず、ｐ型不純物を添加しながらエピタキシ
ャル成長されたものであることを除き、第１の実施の形
態におけるｐ型層２６ａと同一の構成を有している。例
えば、このｐ型層４６ａは、厚さが２０ｎｍであり、ｐ
型不純物として炭素（Ｃ）を１×１０¹⁹ｃｍ^-3程度含み
ＩＩＩ族元素におけるアルミニウムの組成比が０．２５
のｐ型Ａｌ_0.25Ｇａ_0.75Ａｓ混晶により構成されてい
る。

【００８１】ｐ型コンタクト層４６ｂは、表面層４５に
埋め込まれておらず、ｐ型不純物を添加しながらエピタ
キシャル成長されたものであることを除き、第１の実施
の形態におけるｐ型コンタクト層２６ｂと同一の構成を
有している。例えば、このｐ型コンタクト層４６ｂは、
厚さが１５ｎｍであり、ｐ型不純物として炭素を１×１
０¹⁹ｃｍ^-3程度含むｐ型ＧａＡｓにより構成されてい
る。

【００８２】なお、ｐ型層４６ａとチャネル層２３との
間の距離を調節するために、第１の障壁層２４における
高抵抗領域２４ｃの厚さは例えば１２ｎｍとなってい
る。

【００８３】また、半導体層４０の表面は、ソースコン
タクト層２７ｂ，表面層４５，ｐ型コンタクト層４６ｂ
およびドレインコンタクト層２８ｂにより形成されてお
り、ｐ型層４６ａおよびｐ型コンタクト層４６ｂの厚さ
に相当する段差を有している。この段差は７０ｎｍ以下
であり、表面は実質的な平坦面となっている。ここで
は、例えば、３５ｎｍと極めて小さくなっている。

【００８４】図１０および図１１は、この半導体素子の
ゲート電極１５下におけるエネルギーバンド構成を表す
ものである。図１０はゲート電圧Ｖｇを印加していない
状態のものであり、図１１は１．３Ｖ以上のゲート電圧
Ｖｇを印加した状態のものである。なお、図１０および
図１１では、第２の障壁層２２，第１の障壁層２４をＡ
ｌ_0.23Ｇａ_0.77Ａｓ混晶によりそれぞれ構成し、チャネ
ル層２３をＩｎ_0.2 Ｇａ_0.8 Ａｓ混晶により構成し、表
面層４５をＧａＡｓにより構成し、ｐ型層４６ａをＡｌ
_0.25Ｇａ_0.75Ａｓ混晶により構成し、ｐ型コンタクト層
４６ｂをＧａＡｓにより構成した場合について表してい
る。

【００８５】この半導体素子は、第１の障壁層２４とｐ
型層４６ａとの間にそれらよりも狭いバンドギャップを
有する半導体よりなる表面層４５が設けられていること
を除き、第１の実施の形態と同様である。すなわち、第
１の実施の形態と同様に、ｐ型層４６ａにより大きなビ
ルトイン電圧が得られるようになっており、ｐ型コンタ
クト層４６ｂによりｐ型層４６ａおよびｐ型コンタクト
層４６ｂとゲート電極１５との接触抵抗を小さくできる
ようになっている。また、図１１に示したように、第１
の障壁層２４によりゲートリーク電流を十分に防止する
と共に、相互コンダクタンスＧｍの劣化を防止するよう
になっている。

【００８６】このような構成を有する半導体素子は、例
えば、次のようにして製造することができる。

【００８７】図１２はその各製造工程を表すものであ
る。まず、図１２（Ａ）に示したように、例えば、第１
の実施の形態と同様にして、ＧａＡｓよりなる基板１１
の上に、undope−ＧａＡｓよりなるバッファ層２１，Ａ
ｌＧａＡｓ混晶よりなる第２の障壁層２２およびundope
−ＩｎＧａＡｓよりなるチャネル２３を順次エピタキシ
ャル成長させる。

【００８８】次いで、チャネル層２３の上に、例えば、
第１の障壁層２４の高抵抗領域２４ａ，ソース層２７ａ
およびドレイン層２８ａの形成予定領域にそれぞれ対応
して、同一工程により、undope−ＡｌＧａＡｓ混晶より
なる半導体成長層５１をエピタキシャル成長させる。続
いて、半導体成長層５１の上に、例えば、第１の障壁層
２４のキャリア供給領域２４ｂ，ソース層２７ａおよび
ドレイン層２８ａの形成予定領域にそれぞれ対応して、
同一工程により、ｎ型ＡｌＧａＡｓ混晶よりなる半導体
成長層５２をエピタキシャル成長させる。

【００８９】半導体成長層５２を形成したのち、その上
に、例えば、第１の障壁層２４の高抵抗領域２４ｃ，ソ
ース層２７ａおよびドレイン層２８ａの形成予定領域に
それぞれ対応して、同一工程により、undope−ＡｌＧａ
Ａｓ混晶よりなる半導体成長層５３をエピタキシャル成
長させる。これにより、第１の障壁層２４の形成予定領
域に、高抵抗領域２４ａ，キャリア供給領域２４ｂおよ
び高抵抗領域２４ｃを積層した第１の障壁層２４が形成
される。そののち、半導体成長層５３の上に、例えば、
表面層４５，ソースコンタクト層２７ｂおよびドレイン
コンタクト層２８ｂの形成予定領域にそれぞれ対応し
て、同一工程により、undope−ＧａＡｓよりなる半導体
成長層５４をエピタキシャル成長させる。これにより、
表面層４５の形成予定領域に表面層４５が形成される。

【００９０】半導体成長層５４を形成したのち、その上
に、例えば、ｐ型ＡｌＧａＡｓ混晶よりなる半導体成長
層５５をエピタキシャル成長させる。なお、この半導体
成長層５５はｐ型層４６ａを形成するためのものであ
る。すなわち、ここでは、第１の実施の形態とは異な
り、ｐ型層４６ａを不純物の拡散ではなく不純物を添加
したエピタキシャル成長により形成するようになってい
る。不純物の拡散により形成する場合には拡散時の温度
のばらつきによりｐ型層４６ａの厚さにばらつきが生じ
てしまうのに対して、エピタキシャル成長によれば厚さ
を精度良く制御することができるからである。半導体成
長層５５を形成したのち、その上に、例えば、ｐ型Ｇａ
Ａｓよりなる半導体成長層５６をエピタキシャル成長さ
せる。この半導体成長層５６はｐ型コンタクト層４６ｂ
を形成するためのものである。

【００９１】半導体成長層５６を形成したのち、図１２
（Ｂ）に示したように、例えば、半導体成長層５６，５
５をリソグラフィ技術を用いてエッチングにより選択的
に除去し、ｐ型層４６ａおよびｐ型コンタクト層４６ｂ
を形成する。なお、ここでは、ｐ型層４６ａとのエッチ
ング選択比が大きい半導体よりなる表面層４５が設けら
れているので、エッチングの制御が容易となっている。
また、ｐ型層４６ａおよびｐ型コンタクト層４６ｂの厚
さは７０ｎｍ以下と薄いので、容易にエッチングできる
ようになっている。

【００９２】そののち、図示しないが、第１の実施の形
態と同様にして素子間分離を行う。素子分離を行ったの
ち、半導体成長層５４およびｐ型コンタクト層４６ｂの
上に、例えばＣＶＤ法により窒化ケイ素膜を蒸着し絶縁
膜１２を形成する。ここでは、ｐ型層４６ａおよびｐ型
コンタクト層４６ｂの厚さが７０ｎｍ以下と薄く、半導
体成長層５４とｐ型コンタクト層４６ｂとの段差が小さ
いので、均一な絶縁膜１２を容易に形成できるようにな
っている。そののち、絶縁膜１２をリソグラフィ技術を
用いてエッチングにより選択的に除去し、ゲート電極１
５の形成予定領域に開口１２ｃを形成してｐ型コンタク
ト層４６ｂを露出させる。ここでは、半導体成長層５４
とｐ型コンタクト層４６ｂとの段差が小さいので、リソ
グラフィ工程における位置合わせが容易となっている。

【００９３】開口１２ｃを形成したのち、図１２には示
さないが、例えば、第１の実施の形態と同様にしてゲー
ト電極１５を形成する。ここでも第１の実施の形態と同
様に、ｐ型コンタクト層４６ｂの上に直接ゲート電極１
５を形成するので、ゲート電極１５とチャネル層２３と
の間の距離を高い精度で制御できるようになっている。
そののち、例えば、第１の実施の形態と同様にして、ソ
ース電極１３，ドレイン電極１４，ソース層２７ａ，ソ
ースコンタクト層２６ｂ，ドレイン層２８ａおよびドレ
インコンタクト層２８ｂをそれぞれ形成する。これによ
り、図９に示した半導体素子が形成される。

【００９４】なお、この半導体素子は、第１の実施の形
態と同様に動作し、同様に用いられる。

【００９５】このように本実施の形態に係る半導体素子
によれば、第１の実施の形態と同様にｐ型層４６ａおよ
びｐ型コンタクト層４６ｂを備えるようにしたので、第
１の実施の形態と同様の効果を有する。

【００９６】また、ｐ型層４６ａおよびｐ型コンタクト
層４６ｂを表面層４５よりもゲート電極１５側に設ける
と共に、第１の障壁層２４に対応してソース層２７ａお
よびドレイン層２８ａを設け、表面層４５に対応してソ
ースコンタクト層２７ｂおよびドレインコンタクト層２
８ｂを設けるようにしたので、半導体層４０の表面を段
差が７０ｎｍ以下の実質的な平坦面とすることができ
る。よって、第１の実施の形態と同様に、製造を容易と
することができる。更に、エッチング量を少なくでき、
製造工程を簡素化することができる。加えて、半導体層
４０をエッチングしてｐ型コンタクト層４６ｂを露出さ
せる必要がないので、第１の実施の形態と同様に、ゲー
ト電極１５とチャネル層２３との間の距離を高い精度で
制御することができる。

【００９７】更にまた、本実施の形態に係る半導体素子
の製造方法によれば、チャネル層２３の上に、ソース層
２７ａ，第１の障壁層２４およびドレイン層２７ｂの形
成予定領域にそれぞれ対応して半導体成長層５１，５
２，５３をそれぞれ形成し、その上に、ソースコンタク
ト層２７ｂ，表面層４５およびドレインコンタクト層２
８ｂに対応して半導体成長層５４を形成し、その上に、
ｐ型層４６ａおよびｐ型コンタクト層４６ｂを形成する
ようにしたので、本実施の形態に係る半導体素子を容易
に製造することができ、本実施の形態に係る半導体素子
を容易に実現することができる。

【００９８】加えてまた、ｐ型層４６ａおよびｐ型コン
タクト層４６ｂをエピタキシャル成長により不純物を導
入して形成するようにしたので、ｐ型層４６ａの厚さを
高い精度で制御することができる。よって、閾値電圧の
ばらつきを小さくすることができる。

【００９９】（第３の実施の形態）図１３は本発明の第
３の実施の形態に係る半導体素子の構成を表すものであ
る。この半導体素子は、半導体層６０における第１の障
壁層６４，表面層６５，ｐ型層６６ａおよびｐ型コンタ
クト層６６ｂの構成がそれぞれ異なることを除き、第１
の実施の形態と同一の構成を有している。よって、第１
の実施の形態と同一の構成要素には同一の符号を付すと
共に、対応する構成要素には十の位を“６”に変更した
符号を付し、同一部分についての詳細な説明を省略す
る。

【０１００】第１の障壁層６４は、例えば、厚さ２ｎｍ
の高抵抗領域６４ａと、厚さ６ｎｍのキャリア供給領域
６４ｂと、厚さ２２ｎｍの高抵抗領域６４ｃと，厚さ２
０ｎｍのｐ型層埋め込み領域６４ｄがチャネル層２３の
側から順に積層された構造を有している。高抵抗領域６
４ａおよびキャリア供給領域６４ｂは、第１の実施の形
態の高抵抗領域２４ａおよびキャリア供給領域２４ｂと
同一の構成を有している。高抵抗領域６４ｃは、厚さお
よびｐ型層６６ａが埋め込まれていないことを除き、第
１の実施の形態の高抵抗領域２４ｃと同一の構成を有し
ている。

【０１０１】ｐ型層埋め込み領域６４ｄは、例えば、ｐ
型層６６ａを埋め込むように対応して形成されており、
高抵抗領域６４ａ，６４ｃおよびキャリア供給領域６４
ｂと材料および組成が同一の半導体により構成されてい
る。また、このｐ型層埋め込み領域６４ｄは、ｐ型不純
物が不活性化されているため、あるいはｎ型不純物によ
り補償されているためにｎ型または半絶縁性となってい
る。ｐ型層埋め込み領域６４ｄのキャリア濃度は、例え
ば、２×１０¹⁷ｃｍ^-3以下であることが好ましい。ゲー
ト耐圧の低下を防止するためである。

【０１０２】表面層６５は、例えば、厚さが１５ｎｍで
あり、ｐ型不純物が不活性化されているため、あるいは
ｎ型不純物により補償されているためにｎ型または半絶
縁性となっていることを除き、第１の実施の形態の表面
層２５と同一の構成を有している。

【０１０３】ｐ型層６６ａは、例えば、厚さが２０ｎｍ
であり、炭素などのｐ型不純物を添加しながらエピタキ
シャル成長されたものであることを除き、第１の実施の
形態におけるｐ型層２６ａと同一の構成を有している。
ｐ型コンタクト層６６ｂは、例えば、厚さが１５ｎｍで
あり、炭素などのｐ型不純物を添加しながらエピタキシ
ャル成長されたものであることを除き、第１の実施の形
態におけるｐ型コンタクト層２６ｂと同一の構成を有し
ている。

【０１０４】このような構成を有する半導体素子は、例
えば、次のようにして製造することができる。

【０１０５】図１４はその各製造工程を表すものであ
る。まず、図１４（Ａ）に示したように、例えば、第１
の実施の形態と同様にして、ＧａＡｓよりなる基板１１
の上に、undope−ＧａＡｓよりなるバッファ層２１，Ａ
ｌＧａＡｓ混晶よりなる第２の障壁層２２およびundope
−ＩｎＧａＡｓよりなるチャネル２３を順次エピタキシ
ャル成長させる。

【０１０６】次いで、チャネル層２３の上に、例えば、
第１の障壁層６４の高抵抗領域６４ａ，ソース層２７ａ
およびドレイン層２８ａの形成予定領域にそれぞれ対応
して、同一工程により、undope−ＡｌＧａＡｓ混晶より
なる半導体成長層７１をエピタキシャル成長させ、高抵
抗領域６４ａを形成する。続いて、半導体成長層７１の
上に、例えば、第１の障壁層６４のキャリア供給領域６
４ｂ，ソース層２７ａおよびドレイン層２８ａの形成予
定領域にそれぞれ対応して、同一工程により、ｎ型Ａｌ
ＧａＡｓ混晶よりなる半導体成長層７２をエピタキシャ
ル成長させ、キャリア供給領域６４ｂを形成する。

【０１０７】半導体成長層７２を形成したのち、その上
に、例えば、第１の障壁層６４の高抵抗領域６４ｃ，ソ
ース層２７ａおよびドレイン層２８ａの形成予定領域に
それぞれ対応して、同一工程により、undope−ＡｌＧａ
Ａｓ混晶よりなる半導体成長層７３をエピタキシャル成
長させ、高抵抗領域６４ｃを形成する。そののち、半導
体成長層７３の上に、例えば、第１の障壁層６４のｐ型
層埋め込み領域６４ｄ，ｐ型層６６ａ，ソース層２７ａ
およびドレイン層２８ａの形成予定領域にそれぞれ対応
して、同一工程により、ｐ型ＡｌＧａＡｓ混晶よりなる
半導体成長層７４をエピタキシャル成長させ、ｐ型層６
６ａを形成する。すなわち、ここでは、ｐ型層６６ａを
不純物を添加しながらエピタキシャル成長させることに
より、厚さを精度良く制御するようになっている。

【０１０８】半導体成長層７４を形成したのち、その上
に、例えば、表面層６５，ｐ型コンタクト層６６ｂ，ソ
ースコンタクト層２７ｂおよびドレインコンタクト層２
８ｂの形成予定領域にそれぞれ対応して、同一工程によ
り、ｐ型ＧａＡｓよりなる半導体成長層７５をエピタキ
シャル成長させ、ｐ型コンタクト層６６ｂを形成する。

【０１０９】半導体成長層７５を形成したのち、図１４
（Ｂ）に示したように、例えば、イオン注入または不純
物拡散により、半導体成長層７５，７４のうちの表面層
６５，ソースコンタクト層２７ｂ，ドレインコンタクト
層２８ｂ，ｐ型層埋め込み領域６４ｄ，ソース領域２７
ａおよびドレイン領域２８ａの形成予定領域にそれぞれ
ｎ型不純物を導入し、ｐ型不純物を不活性化または補償
する。これにより、ｐ型層埋め込み領域６４ｄおよび表
面層６５がそれぞれ形成される。

【０１１０】そののち、図１４には示さないが、第１の
実施の形態と同様にして、素子分離を行い、絶縁膜１
２，ゲート電極１５，ソース電極１２，ドレイン電極１
４，ソース層２７ａ，ソースコンタクト層２６ｂ，ドレ
イン層２８ａおよびドレインコンタクト層２８ｂをそれ
ぞれ形成する。これにより、図１３に示した半導体素子
が形成される。

【０１１１】なお、この半導体素子は、半導体成長層７
４を形成したのち、その上に絶縁膜１２を形成し、絶縁
膜１２の上からイオン注入して半導体成長層７５，７４
のうちの表面層６５，ソースコンタクト層２７ｂ，ドレ
インコンタクト層２８ｂ，ｐ型層埋め込み領域６４ｄ，
ソース領域２７ａおよびドレイン領域２８ａの形成予定
領域にそれぞれｎ型不純物を導入するようにしても形成
することができる。

【０１１２】また、この半導体素子は、第１の実施の形
態と同様に動作し、同様に用いられる。

【０１１３】このように本実施の形態によれば、第１の
実施の形態において説明した効果に加えて、ｐ型層６６
ａおよびｐ型コンタクト層６６ｂをエピタキシャル成長
により不純物を導入して形成するようにしたので、ｐ型
層６６ａの厚さを高い精度で制御することができる。よ
って、閾値電圧のばらつきを小さくすることができる。

【０１１４】（第４の実施の形態）本実施の形態は、第
１の実施の形態におけるチャネル層２３を他の半導体材
料により構成した例を示すものである。よって、ここで
は、対応する構成要素には第１の実施の形態と同一の符
号を付すと共に、図１を参照し、同一部分についての詳
細な説明を省略する。

【０１１５】チャネル層２３は、例えば、undope−Ｉｎ
ＧａＮ混晶あるいはundope−ＩｎＧａＡｓＮ混晶など、
ＩＩＩ族元素であるインジウムおよびガリウムからなる
群のうちの少なくとも１種と、Ｖ族元素であるヒ素およ
び窒素からなる群のうちの少なくとも窒素とを含むＩＩ
Ｉ−Ｖ族化合物半導体により構成されており、チャネル
層２３と第１の障壁層２４との伝導帯端の不連続量ΔＥ
ｃを更に大きくできるようになっている。

【０１１６】これによりこの半導体素子によれば、チャ
ネル層２３と第１の障壁層２４との伝導帯端の不連続量
ΔＥｃが更に大きくなり、ゲート電圧Ｖｇの広い範囲に
渡って相互コンダクタンスＧｍおよびゲート・ソース間
容量Ｃｇｓの変動を更に少なくすることができると共
に、電流密度を更に高くすることができる。よって、更
に優れた歪み特性を得ることができると共に、更に高出
力化を図ることができる。

【０１１７】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこれらの実施の形態に限定されるもので
はなく、種々変形することができる。例えば、上記実施
の形態においては、第１導電型がｐ型で第２導電型がｎ
型の場合について説明したが、第１導電型をｎ型とし第
２導電型をｐ型として構成してもよい。この場合、チャ
ネル層２３にキャリアとして正孔が蓄積され走行するこ
とを除き、上記実施の形態と同様の構成を有し、同様に
動作する。また、上記実施の形態と同様に、第２の障壁
層２２および第１の障壁層２４，６４をチャネル層２３
よりも小さな電子親和力および広いバンドギャップを有
する半導体によりそれぞれ構成すれば、第２の障壁層２
２および第１の障壁層２４，６４の電子親和力とバンド
ギャップとの和をチャネル層２３よりもそれぞれ大きく
することができ、チャネル層２３に正孔を閉じ込めるこ
とができる。更に、第２の障壁層２２および第１の障壁
層２４，６４における電子の占有を防止することがで
き、動作に与える悪影響を防止することができる。

【０１１８】なお、上記実施の形態においては、ソース
層２７ａ，ソースコンタクト層２７ｂ，ドレイン層２８
ａおよびドレインコンタクト層２８ｂがインジウムを含
むことにより、第１の障壁層２４または表面層２５，４
５よりも大きな電子親和力および狭いバンドギャップを
有する場合について説明したが、第１導電型がｎ型で第
２導電型がｐ型の場合には、インジウムに代えてアンチ
モン（Ｓｂ）を含むようにすることにより同様の構成と
することができる。

【０１１９】また、上記実施の形態においては、エンハ
ンスメントモードのものについて具体的に説明したが、
本発明は、ディプレッションモードのものにも同様に適
用される。

【０１２０】更に、上記実施の形態においては、第２の
障壁層２２および第１の障壁層２４，６４の両方にキャ
リア供給領域２２ｂ，２４ｂ，６４ｂを設けるようにし
たが、第２の障壁層２２または第１の障壁層２４，６４
のいずれか一方のみにキャリア供給領域を設けるように
してもよい。

【０１２１】加えて、上記実施の形態においては、チャ
ネル層２３を不純物を添加しない半導体により構成する
ようにしたが、第２導電型半導体により構成するように
してもよい。この場合、上記実施の形態のように第２の
障壁層および第１の障壁層の少なくとも一方にキャリア
供給領域を設けるようにしてもよく、それらにはキャリ
ア供給領域を設けないようにしてもよい。

【０１２２】更にまた、上記実施の形態においては、チ
ャネル層２３の第１の障壁層２４，６４と反対側に第２
の障壁層２２を備えるようにしたが、本発明は、第２の
障壁層を備えていないものも含んでいる。

【０１２３】加えてまた、上記実施の形態においては、
ｐ型不純物として亜鉛または炭素を具体的に挙げ、ｎ型
不純物としてケイ素を具体的に挙げて説明したが、マグ
ネシウム（Ｍｇ）あるいはベリリウム（Ｂｅ）などの他
のｐ型不純物を用いるようにしてもよく、セレン（Ｓ
ｅ），ゲルマニウム（Ｇｅ），スズ（Ｓｎ）あるいは硫
黄（Ｓ）などの他のｎ型不純物を用いるようにしてもよ
い。

【０１２４】更にまた、上記実施の形態においては、第
１の障壁層２４，６４およびｐ型層２６ａ，４６ａ，６
６ａをＡｌＧａＡｓ混晶によりそれぞれ構成する場合に
ついて具体的に説明したが、ＩｎＧａＰ混晶，ＡｌＩｎ
ＧａＰ混晶およびＡｌＩｎＧａＡｓＰ混晶などによりそ
れぞれ構成するようにすれば、第１の障壁層２４，６４
およびｐ型層２６ａ，４６ａ，６６ａのバンドギャップ
が更に広くなり、チャネル層２３との伝導帯端の不連続
量ΔＥｃを更に大きくすることができる。よって、ゲー
ト電極１５に印加できる電圧の上限を更に大きくできる
と共に、ゲート電圧Ｖｇの広い範囲に渡って相互コンダ
クタンスＧｍおよびゲート・ソース間容量Ｃｇｓの変動
を更に少なくすることができ、かつ電流密度を更に高く
することができる。よって、更に正電源での動作が容易
となると共に、更に優れた歪み特性を得ることができ、
更に高出力化を図ることができる。

【０１２５】加えてまた、上記実施の形態においては、
半導体層２０，４０，６０を構成するＩＩＩ−Ｖ族化合
物半導体を具体的に挙げて説明したが、他のＩＩＩ−Ｖ
族化合物半導体、例えば、ＩＩＩ族元素であるガリウ
ム，アルミニウム，インジウムおよびホウ素（Ｂ）から
なる群のうちの少なくとも１種と、Ｖ族元素である窒
素，ヒ素およびリンからなる群のうちの少なくとも１種
とを含む他のＩＩＩ−Ｖ族化合物半導体により構成する
ようにしてもよい。また、ＩＩＩ−Ｖ族化合物半導体以
外の他の半導体により構成するようにしてもよい。

【０１２６】更にまた、上記実施の形態においては、ソ
ース電極１３，ドレイン電極１４およびゲート電極１５
を構成する材料について具体的に例を挙げて説明した
が、他の材料によりそれぞれ構成するようにしてもよ
い。

【０１２７】加えてまた、上記実施の形態においては、
ソース層２７ａおよびドレイン層２８ａをチャネル層２
３とソース電極１３またはドレイン電極１４との間にお
いて第１の障壁層２４，６４に対応させてそれぞれ形成
するようにしたが、チャネル層２３または第２の障壁層
２２にまで延長させて形成するようにしてもよい。

【０１２８】更にまた、上記第１の実施の形態において
は、拡散法により半導体成長層３３，３４に不純物を導
入してｐ型層２６ａおよびｐ型コンタクト層２６ｂをそ
れぞれ形成するようにしたが、イオン注入法により不純
物を導入するようにしてもよい。

【０１２９】

【発明の効果】以上説明したように請求項１乃至請求項
２７のいずれか１に記載の半導体素子によれば、チャネ
ル層とゲート電極との間にチャネル層よりも小さな電子
親和力および広いバンドギャップを有する第１導電型層
を備えると共に、この第１導電型層とゲート電極との間
に第１導電型層よりも大きな電子親和力および狭いバン
ドギャップを有する第１導電型コンタクト層を備えるよ
うにしたので、ビルトイン電圧を大きくすることがで
き、よってゲート電極に大きな正電圧を印加でき、正電
源のみによる動作が容易となると共に、第１導電型層お
よび第１導電型コンタクト層とゲート電極との接触抵抗
を小さくすることができるという効果を奏する。また、
チャネル層に寄生抵抗成分が残存せずいわゆるソース抵
抗を低くすることができるので、電力付加効率を高める
ことができるという効果も奏する。更に、第１導電型コ
ンタクト層により第１導電型層の酸化を抑制することが
できるという効果も奏する。

【０１３０】特に、請求項９乃至請求項２６のいずれか
１に記載の半導体素子によれば、チャネル層と第１導電
型層との間にチャネル層よりも小さな電子親和力および
広いバンドギャップを有する第１の障壁層を備えるよう
にしたので、ゲート電圧の広い範囲に渡って相互コンダ
クタンスおよびゲート・ソース間容量の変動を少なくす
ることができ、優れた歪み特性を得ることができるとい
う効果を奏する。また、電流密度を高くすることがで
き、高出力化を図ることができるという効果も奏する。

【０１３１】また、請求項１２乃至請求項２２のいずれ
か１に記載の半導体素子によれば、第１の障壁層のチャ
ネル層と反対側に表面層を備えるようにしたので、第１
導電型コンタクト層との段差を小さくすることができ、
製造を容易とすることができるという効果を奏する。

【０１３２】更に、請求項１３乃至請求項１７のいずれ
か１に記載の半導体素子によれば、第１導電型層を第１
の障壁層に対して埋め込むと共に、第１導電型コンタク
ト層を表面層に対して埋め込むようにしたので、表面層
と第１導電型コンタクト層との段差をなくして平坦面と
することができ、より製造を容易とすることができる。

【０１３３】加えて、請求項１４乃至１６のいずれか１
に記載の半導体素子によれば、表面層を第２導電型半導
体により構成するようにしたので、チャネル層のうち表
面層に対応する領域におけるキャリアの空乏化を防止す
ることができ、いわゆるソース抵抗を低減することがで
きるという効果を奏する。

【０１３４】更にまた、請求項１７記載の半導体素子に
よれば、表面層の厚さを３５ｎｍ以下とするようにした
ので、表面層が第２導電型不純物を含んでいても、表面
層のキャリアを空乏化させることができる。よって、ゲ
ート電極とドレイン電極との間における逆方向の耐圧性
を確保することができるという効果を奏する。

【０１３５】加えてまた、請求項２８乃至請求項３７の
いずれか１に記載の半導体素子の製造方法によれば、チ
ャネル層とゲート電極との間に第１導電型層を形成する
工程と、第１導電型層とゲート電極との間に第１導電型
コンタクト層を形成する工程とを備えるようにしたの
で、本発明の半導体素子を容易に形成することができ、
本発明の半導体素子を容易に実現することができる。

【０１３６】更にまた、請求項３８記載の電力増幅器ま
たは請求項３９記載の無線通信装置によれば、本発明の
半導体素子を用いるようにしたので、優れた低歪み特性
および高い電力付加効率を得ることができると共に、正
電源のみで容易に動作させることができる。よって、小
型化することができ、かつ消費電力を少なくすることが
できる。従って、特に、携帯通信端末において、装置の
小型化および使用時間の延長が可能となり、携帯を更に
容易とすることができるという効果を奏する。また、電
力増幅器について優れた低歪み特性が求められるＣＤＭ
Ａなどの通信品質の高い新しい通信方式においては、そ
の品質を向上させることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体素子の
構成を表す断面図である。

【図２】図１に示した半導体素子のエネルギーバンド構
成図であり、ゲート電極に電圧を印加していない状態の
ものである。

【図３】図１に示した半導体素子のエネルギーバンド構
成図であり、ゲート電極に正電圧を印加している状態の
ものである。

【図４】図１に示した半導体素子におけるゲート電圧Ｖ
ｇとドレイン電流Ｉｄとの関係を表す特性図である。

【図５】図１に示した半導体素子におけるゲート電圧Ｖ
ｇと相互コンダクタンスＧｍとの関係を表す特性図であ
る。

【図６】図１に示した半導体素子の動作を説明するため
の断面図である。

【図７】図１に示した半導体素子の各製造工程を表す断
面図である。

【図８】図１に示した半導体素子を用いた無線通信装置
を表す構成図である。

【図９】本発明の第２の実施の形態に係る半導体素子の
構成を表す断面図である。

【図１０】図９に示した半導体素子のエネルギーバンド
構成図であり、ゲート電極に電圧を印加していない状態
のものである。

【図１１】図９に示した半導体素子のエネルギーバンド
構成図であり、ゲート電極に正電圧を印加している状態
のものである。

【図１２】図９に示した半導体素子の各製造工程を表す
断面図である。

【図１３】本発明の第３の実施の形態に係る半導体素子
の構成を表す断面図である。

【図１４】図１２に示した半導体素子の各製造工程を表
す断面図である。

【図１５】従来のＪＨＦＥＴの構成を表す断面図であ
る。

【符号の説明】

１１，２１１…基板、１２，２１２…絶縁膜、１２ａ，
１２ｂ，１２ｃ…開口、１３，２１３…ソース電極、１
４，２１４…ドレイン電極、１５，２１５…ゲート電
極、２０，４０，６０…半導体層、２１，２２１…バッ
ファ層、２２，２２２…第２の障壁層、２２ａ，２２ｃ
…高抵抗領域、２２ｂ…キャリア供給領域、２３，２２
３…チャネル層、２３ａ…キャリア欠乏領域、２４，６
４，２２４…第１の障壁層、２４ａ，２４ｃ，６４ａ，
６４ｃ…高抵抗領域、２４ｂ，６４ｂ…キャリア供給領
域、２５，４５，６６…表面層、２６ａ，４６ａ，６６
ａ，２２６…ｐ型層（第１導電型層）、２６ｂ，４６
ｂ，６６ｂ…ｐ型コンタクト層（第１導電型コンタクト
層）、２７ａ…ソース層、２７ｂ…ソースコンタクト
層、２８ａ…ドレイン層、２８ｂ…ドレインコンタクト
層、３１，３２，３３，３４，５１，５２，５３，５
４，５５，５６，７１，７２，７３，７４，７５…半導
体成長層、６４ｄ…ｐ型層埋め込み領域、１１０…アン
テナ、１２０…受信部、１３０…信号処理回路、１４０
…送信部、１４４…電力増幅器、１５０…スイッチ、２
２９…キャップ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 光宏 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F102 FA01 FA03 GB01 GC01 GD04 GJ05 GK05 GL04 GM06 GM07 GN05 GQ03 GR09 GS02 GT03 GV08 HC01 HC05 5J091 AA04 AA41 CA21 CA36 FA16 KA16 KA32 KA44 KA53 QA02 SA14 TA01 TA02 5K067 AA42 BB04

Claims (39)

【特許請求の範囲】
1. 【請求項１】 ソース電極とドレイン電極との間にゲー
   ト電極が設けられた半導体素子であって、 前記ソース電極と前記ドレイン電極との間の電流通路で
   あり半導体よりなるチャネル層と、 このチャネル層と前記ゲート電極との間に前記ゲート電
   極に対応して設けられ、前記チャネル層よりも小さな電
   子親和力および広いバンドギャップを有し第１導電型不
   純物を含む第１導電型半導体よりなる第１導電型層と、 この第１導電型層と前記ゲート電極との間に前記ゲート
   電極に対応して設けられ、前記第１導電型層よりも大き
   な電子親和力および狭いバンドギャップを有し第１導電
   型不純物を含む第１導電型半導体よりなる第１導電型コ
   ンタクト層とを備えたことを特徴とする半導体素子。
2. 【請求項２】 前記チャネル層は、インジウムおよびガ
   リウムからなる群のうちの少なくとも１種のＩＩＩ族元
   素と、ヒ素および窒素からなる群のうちの少なくとも１
   種のＶ族元素とを含むＩＩＩ−Ｖ族化合物半導体よりな
   ることを特徴とする請求項１記載の半導体素子。
3. 【請求項３】 前記チャネル層は、ＩＩＩ族元素におけ
   るインジウムの組成比が０．１以上のＩｎＧａＡｓ混晶
   よりなることを特徴とする請求項１記載の半導体素子。
4. 【請求項４】 前記チャネル層の厚さは、５ｎｍ以上２
   ０ｎｍ以下であることを特徴とする請求項１記載の半導
   体素子。
5. 【請求項５】 前記第１導電型層の第１導電型不純物濃
   度および前記第１導電型コンタクト層の第１導電型不純
   物濃度は、それぞれ１×１０¹⁸ｃｍ^-3以上であることを
   特徴とする請求項１記載の半導体素子。
6. 【請求項６】 前記第１導電型層は、インジウム，アル
   ミニウムおよびガリウムからなる群のうちの少なくとも
   １種のＩＩＩ族元素と、ヒ素およびリンからなる群のう
   ちの少なくとも１種のＶ族元素とを含むＩＩＩ−Ｖ族化
   合物半導体よりなることを特徴とする請求項１記載の半
   導体素子。
7. 【請求項７】 前記第１導電型コンタクト層は、ＩＩＩ
   −Ｖ族化合物半導体であるＧａＡｓよりなることを特徴
   とする請求項１記載の半導体素子。
8. 【請求項８】 前記第１導電型不純物は亜鉛，炭素，マ
   グネシウムおよびベリリウムからなる群のうちの少なく
   とも１種のｐ型不純物、またはセレン，ケイ素，ゲルマ
   ニウム，スズおよび硫黄からなる群のうちの少なくとも
   １種のｎ型不純物であることを特徴とする請求項１記載
   の半導体素子。
9. 【請求項９】 更に、前記チャネル層と前記第１導電型
   層との間に設けられ、前記チャネル層よりも小さな電子
   親和力および広いバンドギャップを有する半導体よりな
   る第１の障壁層を備えたことを特徴とする請求項１記載
   の半導体素子。
10. 【請求項１０】 前記第１の障壁層は、インジウム，ア
    ルミニウムおよびガリウムからなる群のうちの少なくと
    も１種のＩＩＩ族元素と、ヒ素およびリンからなる群の
    うちの少なくとも１種のＶ族元素とを含むＩＩＩ−Ｖ族
    化合物半導体よりなることを特徴とする請求項９記載の
    半導体素子。
11. 【請求項１１】 前記第１の障壁層は、ＩＩＩ族元素に
    おけるアルミニウムの組成比が０．２５以下のＡｌＧａ
    Ａｓ混晶よりなることを特徴とする請求項９記載の半導
    体素子。
12. 【請求項１２】 更に、前記第１の障壁層の前記チャネ
    ル層と反対側に設けられ、半導体よりなる表面層を備え
    たことを特徴とする請求項９記載の半導体素子。
13. 【請求項１３】 前記第１導電型層は前記第１の障壁層
    に対して埋め込まれており、前記第１導電型コンタクト
    層は前記表面層に対して埋め込まれていることを特徴と
    する請求項１２記載の半導体素子。
14. 【請求項１４】 前記表面層は第２導電型不純物を含む
    第２導電型半導体よりなることを特徴とする請求項１３
    記載の半導体素子。
15. 【請求項１５】 前記表面層の第２導電型不純物濃度は
    １×１０¹⁸ｃｍ^-3以上であることを特徴とする請求項１
    ４記載の半導体素子。
16. 【請求項１６】 前記表面層は、前記ソース電極と前記
    ゲート電極との間および前記ソース電極と前記ドレイン
    電極との間に電圧をそれぞれ印加しない状態においてキ
    ャリアが空乏化していることを特徴とする請求項１４記
    載の半導体素子。
17. 【請求項１７】 前記表面層の厚さは３５ｎｍ以下であ
    ることを特徴とする請求項１３記載の半導体素子。
18. 【請求項１８】 前記表面層は、前記第１の障壁層と前
    記第１導電型層との間に設けられたことを特徴とする請
    求項１２記載の半導体素子。
19. 【請求項１９】 前記表面層は、不純物濃度が２×１０
    ¹⁷ｃｍ^-3以下であることを特徴とする請求項１８記載の
    半導体素子。
20. 【請求項２０】 更に、 前記ソース電極と前記チャネル層との間に前記第１の障
    壁層に対応して設けられ、前記ソース電極と前記チャネ
    ル層とを電気的に接続するためのソース層と、 このソース層と前記ソース電極との間に前記表面層に対
    応して設けられたソースコンタクト層と、 前記ドレイン電極と前記チャネル層との間に前記第１の
    障壁層に対応して設けられ、前記ドレイン電極と前記チ
    ャネル層とを電気的に接続するためのドレイン層と、 このドレイン層と前記ドレイン電極との間に前記表面層
    に対応して設けられたドレインコンタクト層とを備えた
    ことを特徴とする請求項１２記載の半導体素子。
21. 【請求項２１】 前記ソース層，前記ソースコンタクト
    層，前記ドレイン層および前記ドレインコンタクト層
    は、第２導電型不純物を含む第２導電型半導体によりそ
    れぞれ構成されたことを特徴とする請求項２０記載の半
    導体素子。
22. 【請求項２２】 前記ソース層および前記ドレイン層
    は、前記第１の障壁層よりも大きな電子親和力および狭
    いバンドギャップを有する半導体によりそれぞれ構成さ
    れると共に、前記ソースコンタクト層および前記ドレイ
    ンコンタクト層は、前記表面層よりも大きな電子親和力
    および狭いバンドギャップを有する半導体によりそれぞ
    れ構成されたことを特徴とする請求項２０記載の半導体
    素子。
23. 【請求項２３】 更に、前記チャネル層の前記第１の障
    壁層と反対側に設けられ、前記チャネル層よりも小さな
    電子親和力および広いバンドギャップを有する半導体よ
    りなる第２の障壁層を備えたことを特徴とする請求項９
    記載の半導体素子。
24. 【請求項２４】 前記第１の障壁層および前記第２の障
    壁層は、不純物濃度が２×１０¹⁷ｃｍ^-3以下の高抵抗領
    域をそれぞれ有することを特徴とする請求項２３記載の
    半導体素子。
25. 【請求項２５】 前記第１の障壁層および前記第２の障
    壁層の少なくとも一方は、１×１０¹⁸ｃｍ^-3以上の第２
    導電型不純物を含むキャリア供給領域を有することを特
    徴とする請求項２３記載の半導体素子。
26. 【請求項２６】 前記第２の障壁層はＩＩＩ−Ｖ族化合
    物半導体であるＡｌＧａＡｓ混晶よりなることを特徴と
    する請求項２３記載の半導体素子。
27. 【請求項２７】 前記チャネル層，前記第１導電型層お
    よび前記第１導電型コンタクト層を含み、かつ前記ソー
    ス電極，前記ドレイン電極および前記ゲート電極がそれ
    ぞれ接触して設けられる半導体層を備えると共に、この
    半導体層のうち前記ソース電極，前記ドレイン電極およ
    び前記ゲート電極がそれぞれ接触する表面は段差が７０
    ｎｍ以下の実質的な平坦面であることを特徴とする請求
    項１記載の半導体素子。
28. 【請求項２８】 ソース電極とドレイン電極との間にゲ
    ート電極が設けられた半導体素子の製造方法であって、 ソース電極とドレイン電極との間の電流通路として半導
    体よりなるチャネル層を形成する工程と、 ゲート電極に対応してチャネル層とゲート電極との間
    に、チャネル層よりも小さな電子親和力および広いバン
    ドギャップを有し第１導電型不純物を含む第１導電型半
    導体よりなる第１導電型層を形成する工程と、 ゲート電極に対応して第１導電型層とゲート電極との間
    に、第１導電型層よりも大きな電子親和力および狭いバ
    ンドギャップを有し第１導電型不純物を含む第１導電型
    半導体よりなる第１導電型コンタクト層を形成する工程
    とを含むことを特徴とする半導体素子の製造方法。
29. 【請求項２９】 拡散法，エピタキシャル法またはイオ
    ン注入法により、第１導電型コンタクト層および第１導
    電型層に第１導電型不純物をそれぞれ導入することを特
    徴とする請求項２８記載の半導体素子の製造方法。
30. 【請求項３０】 第１導電型不純物として亜鉛を拡散法
    により導入することを特徴とする請求項２９記載の半導
    体素子の製造方法。
31. 【請求項３１】 更に、チャネル層と第１導電型層との
    間に、チャネル層よりも小さな電子親和力および広いバ
    ンドギャップを有する半導体よりなる第１の障壁層を形
    成する工程を含むことを特徴とする請求項２８記載の半
    導体素子の製造方法。
32. 【請求項３２】 更に、第１導電型層のチャネル層と反
    対側に、半導体よりなる表面層を形成する工程を含むこ
    とを特徴とする請求項３１記載の半導体素子の製造方
    法。
33. 【請求項３３】 更に、 ソース電極とチャネル層との間にソース電極とチャネル
    層とを電気的に接続するためのソース層を形成する工程
    と、 ソース層とソース電極との間に表面層に対応してソース
    コンタクト層を形成する工程と、 ドレイン電極とチャネル層との間にドレイン電極とチャ
    ネル層とを電気的に接続するためのドレイン層を形成す
    る工程と、 ドレイン層とドレイン電極との間に表面層に対応してド
    レインコンタクト層を形成する工程とを更に含むことを
    特徴とする請求項３２記載の半導体素子の製造方法。
34. 【請求項３４】 ソース層，第１の障壁層，第１導電型
    層およびドレイン層の各形成予定領域に同一工程により
    半導体層を形成したのち、この半導体層の一部に第１導
    電型不純物を導入することにより第１導電型層を第１の
    障壁層に埋め込んで形成すると共に、ソースコンタクト
    層，表面層，第１導電型コンタクト層およびドレインコ
    ンタクト層の各形成予定領域に同一工程により半導体層
    を形成したのち、この半導体層の一部に第１導電型不純
    物を導入することにより第１導電型コンタクト層を表面
    層に埋め込んで形成することを特徴とする請求項３３記
    載の半導体素子の製造方法。
35. 【請求項３５】 ソース層，第１の障壁層，第１導電型
    層およびドレイン層の各形成予定領域に同一工程により
    第１導電型不純物を導入して半導体層を形成したのち、
    この半導体層の一部に第２導電型不純物を導入すること
    により第１導電型層を第１の障壁層に埋め込んで形成す
    ると共に、ソースコンタクト層，表面層，第１導電型コ
    ンタクト層およびドレインコンタクト層の各形成予定領
    域に同一工程により第１導電型不純物を導入して半導体
    層を成長させたのち、この半導体層の一部に第２導電型
    不純物を導入することにより第１導電型コンタクト層を
    表面層に埋め込んで形成することを特徴とする請求項３
    ３記載の半導体素子の製造方法。
36. 【請求項３６】 第２導電型不純物を導入することおよ
    び金属と半導体とを合金化させることのうちの少なくと
    も一方により、ソース層，ソースコンタクト層，ドレイ
    ン層およびドレインコンタクト層をそれぞれ形成するこ
    とを特徴とする請求項３３記載の半導体素子の製造方
    法。
37. 【請求項３７】 ソース層，ソースコンタクト層，ドレ
    イン層およびドレインコンタクト層をそれぞれ形成した
    のち、ソース電極およびドレイン電極をそれぞれ形成す
    ることを特徴とする請求項３３記載の半導体素子の製造
    方法。
38. 【請求項３８】 ソース電極とドレイン電極との間にゲ
    ート電極が設けられた半導体素子を用いた電力増幅器で
    あって、 前記半導体素子は、前記ソース電極と前記ドレイン電極
    との間の電流通路であり半導体よりなるチャネル層と、
    このチャネル層と前記ゲート電極との間に前記ゲート電
    極に対応して設けられ、前記チャネル層よりも小さな電
    子親和力および広いバンドギャップを有し第１導電型不
    純物を含む第１導電型半導体よりなる第１導電型層と、
    この第１導電型層と前記ゲート電極との間に前記ゲート
    電極に対応して設けられ、前記第１導電型層よりも大き
    な電子親和力および狭いバンドギャップを有し第１導電
    型不純物を含む第１導電型半導体よりなる第１導電型コ
    ンタクト層とを備えたことを特徴とする電力増幅器。
39. 【請求項３９】 ソース電極とドレイン電極との間にゲ
    ート電極が設けられた半導体素子を用いた無線通信装置
    であって、 前記半導体素子は、前記ソース電極と前記ドレイン電極
    との間の電流通路であり半導体よりなるチャネル層と、
    このチャネル層と前記ゲート電極との間に前記ゲート電
    極に対応して設けられ、前記チャネル層よりも小さな電
    子親和力および広いバンドギャップを有し第１導電型不
    純物を含む第１導電型半導体よりなる第１導電型層と、
    この第１導電型層と前記ゲート電極との間に前記ゲート
    電極に対応して設けられ、前記第１導電型層よりも大き
    な電子親和力および狭いバンドギャップを有し第１導電
    型不純物を含む第１導電型半導体よりなる第１導電型コ
    ンタクト層とを備えたことを特徴とする無線通信装置。