JP2013191868A - 半導体装置 - Google Patents
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- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
Abstract
【解決手段】半導体装置は、半導体層積層体13と第1のゲート電極18Aとの間に形成され、p型の導電性を有する窒化物半導体から構成される第1のコントロール層19Aと、半導体層積層体13と第2のゲート電極18Bとの間に形成され、p型の導電性を有する窒化物半導体から構成される第2のコントロール層19Bとを備えている。半導体層積層体13の最上層15は、第1の部分15aと、第1の部分15aよりも膜厚が薄い第2の部分15bとを有し、第1のコントロール層19A及び第2のコントロール層19Bは、第1の部分15aの上に形成され、第1のコントロール層19Aと第2のコントロール層19Bとの間において、半導体積層体15の最上層は、第2の部分15bである。
【選択図】図10
Description
制御部は、第1の電極と第1のゲート電極との間に電圧を印加する第1の電源と、第2の電極と第2のゲート電極との間に電圧を印加する第2の電源とを有していてもよい。
本発明の第1の実施形態について図面を参照して説明する。図1は本発明の第1の実施形態に係る窒化物半導体装置の断面構成を示している。図1に示すように本実施形態の半導体装置は、デュアルゲートの半導体素子である。具体的には、主面の面方位が(0001)面であるサファイアからなる基板11の上に、厚さが100nmのAlNからなるバッファ層12が形成され、その上に半導体層積層体13が形成されている。半導体層積層体13は、厚さが1μmのアンドープのGaNからなる第1の半導体層14と、厚さが25nmのアンドープのAl0.15Ga0.85Nからなる第2の半導体層15とが下側から順次形成されている。
以下に、本発明の第2の実施形態について図面を参照して説明する。図4は第2の実施形態に係る半導体装置の断面構成を示している。図4において図3と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第3の実施形態について図面を参照して説明する。図5は第3の実施形態に係る半導体装置の断面構成を示している。図5において図1と同一の構成要素には同一の符号を附すことにより説明を省略する。図5に示すように本実施形態の半導体装置は、第2のコントロール層19Bの上にNiからなる第2のゲート電極と第2の電極とが一体となった一体電極16Cが形成されている。
以下に、本発明の第4の実施形態について図面を参照して説明する。図8は第4の実施形態に係る半導体装置の断面構成を示している。図8において図1と同一の構成要素には同一の符号を附すことにより説明を省略する。図8に示すように、本実施形態の半導体装置は第2の半導体層15が、厚さが厚い第1の部分15aと、第1の部分15aよりも厚さが薄い第2の部分15bとを有している。第1のコントロール層19A及び第2のコントロール層19Bは、第1の部分15aの上に形成されている。つまり、第1のコントロール層19A及び第2のコントロール層19Bは、第2の半導体層15に形成された凸部の上に形成されている。
以下に、本発明の第4の実施形態の第1変形例について図面を参照して説明する。図10は第4の実施形態の第1変形例に係る半導体装置の断面構成を示している。図10において図8と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第4の実施形態の第2変形例について図面を参照して説明する。図11は第4の実施形態の第2変形例に係る半導体装置の断面構成を示している。図11において図8と同一の構成要素には同一の符号を附すことにより説明を省略する。図11に示すように、本変形例の半導体装置は、第1のコントロール層19A及び第2のコントロール層19Bが凸部を有する。
以下に、本発明の第4の実施形態の第3変形例について図面を参照して説明する。図13は第4の実施形態の第3変形例に係る半導体装置の断面構成を示している。図13において図8と同一の構成要素には同一の符号を附すことにより説明を省略する。図13に示すように、本変形例の半導体装置は、第2の半導体層15が、第1の部分15aと、第1の部分15aよりも厚さが薄い第2の部分15bと、第2の部分15b以下の厚さである第3の部分15cとを有している。第1のコントロール層19A及び第2のコントロール層19Bは、第1の部分15aと第3の部分15cの上に形成されている。
以下に、本発明の第4の実施形態の第4変形例について図面を参照して説明する。図14は第4の実施形態の第4変形例に係る半導体装置の断面構成を示している。図14において図8と同一の構成要素には同一の符号を附すことにより説明を省略する。図14に示すように、本変形例の半導体装置は、第1のコントロール層19A及び第2のコントロール層19Bが形成された領域を除いて、半導体層積層体13の上に酸化ガリウム(GaO)からなる高抵抗層43が形成されている。これにより、第1のコントロール層19Aと第2のコントロール層19Bとの間を確実に絶縁し、リーク電流の増大を防ぐことができる。また、第2の半導体層15がダメージを受けることがなく、欠陥準位による電流コラプスの発生を低減できる。
以下に、本発明の第4の実施形態の第5変形例について図面を参照して説明する。図15は第4の実施形態の第5変形例に係る半導体装置の断面構成を示している。図15において図8と同一の構成要素には同一の符号を附すことにより説明を省略する。図15に示すように、本変形例の半導体装置は、第1のコントロール層19A及び第2のコントロール層19Bがp型不純物の拡散領域により形成されている。
以下に、本発明の第4の実施形態の第6変形例について図面を参照して説明する。図17は第4の実施形態の第6変形例に係る半導体装置の断面構成を示している。図17において図8と同一の構成要素には同一の符号を附すことにより説明を省略する。図17に示すように、本変形例の半導体装置は、第2の半導体層15を覆うSiO2からなる酸化膜層46を備えている。酸化膜層46は、互いに間隔をおいて形成された開口部を有し、第1のコントロール層19A及び第2のコントロール層19Bは、開口部に形成されている。
本発明の第5の実施形態について図面を参照して説明する。図19は第5の実施形態に係る半導体装置の構成を示している。図19に示すように第5の実施形態の半導体装置は、双方向スイッチ装置であり、双方向スイッチ本体であるデュアルゲートの半導体素子10と、デュアルゲートの半導体素子10を双方向スイッチとして動作させる制御部20とにより構成されている。
以下に、本発明の第6の実施形態について図面を参照して説明する。図22は第6の実施形態に係る半導体装置に用いる半導体素子の断面構成を示している。図22において図19と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第7の実施形態について図面を参照して説明する。図23は第7の実施形態に係る半導体装置に用いる半導体素子の断面構成を示している。図23において図19と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第8の実施形態について図面を参照して説明する。図25は第8の実施形態に係る半導体装置の構成を示している。図25において図19と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第9の実施形態について図面を参照して説明する。図26は第9の実施形態に係る半導体装置の構成を示している。図26において図25と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第10の実施形態について図面を参照して説明する。図27は第10の実施形態に係る半導体装置の構成を示している。図27において図19と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第11の実施形態について図面を参照して説明する。図28は第11の実施形態に係る半導体装置の構成を示している。図28において図27と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第12の実施形態について図面を参照して説明する。図29は第12の実施形態に係る半導体装置の回路構成を示している。図29において図19と同一の構成要素には同一の符号を附すことにより説明を省略する。
(第13の実施形態)
以下に、本発明の第13の実施形態について図面を参照して説明する。図30は第13の実施形態に係る半導体装置の回路構成を示している。図30において図19と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の第14の実施形態について図面を参照して説明する。図31は本発明の第14の実施形態に係る窒化物半導体装置を用いたプラズマディスプレイ駆動回路を示している。本実施形態のプラズマディスプレイ駆動回路は、プラズマディスプレイパネルの電極にサステインパルスを供給するサステイン回路であり、以下のような構成を有している。
11 基板
12 バッファ層
13 半導体層積層体
14 第1の半導体層
15 第2の半導体層
16A 第1の電極
16B 第2の電極
16C 一体電極
17 第3の半導体層
18A 第1のゲート電極
18B 第2のゲート電極
19 p型GaN層
19A 第1のコントロール層
19B 第2のコントロール層
20 制御部
21 第1の電源
22 第2の電源
23A 第1のスイッチ回路
23B 第2のスイッチ回路
25 第3の電源
26 第4の電源
30 負荷回路
31 負荷電源
35 可変電源
36 第1のトランジスタ
37 第2のトランジスタ
41 パッシベーション膜
42 エッチング吸収層
43 高抵抗層
44 第4の半導体層
45 不純物層
46 酸化膜層
51 第1の電源
52 第2の電源
53 駆動素子
53A ローサイドゲート駆動回路
53B ハイサイドゲート駆動回路
53C レベルシフト回路
54 第1の信号源
55 第2の信号源
61 コンデンサ
63 充電回路
64 第1の降圧回路
64A 抵抗
64B ツェナーダイオード
65 第2の降圧回路
65A 抵抗
65B ツェナーダイオード
66 駆動電源
67 ロジック回路
67A NAND回路
67B 遅延回路
68 半導体スイッチ
69 ダイオード
70 トランス
71 nチャネルMOSFET
72 ダイオード
73 ツェナーダイオード
74 第1の電源
75 抵抗素子
83 ゲート駆動回路
84 第1のスイッチング素子
85 第2のスイッチング素子
86 第3のスイッチング素子
87 第4のスイッチング素子
88 インダクタ
89 コンデンサ
90 双方向スイッチング回路
Claims (11)
- 基板の上に形成され、チャネル領域を有し且つ窒化物半導体からなる半導体により構成された半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第1の電極及び第2の電極と、
前記第1の電極と前記第2の電極との間に形成された第1のゲート電極及び該第1のゲート電極と前記第2の電極との間に形成された第2のゲート電極と、
前記半導体層積層体と前記第1のゲート電極との間に形成され、p型の導電性を有する窒化物半導体から構成される第1のコントロール層と、
前記半導体層積層体と前記第2のゲート電極との間に形成され、p型の導電性を有する窒化物半導体から構成される第2のコントロール層とを備え、
前記半導体層積層体の最上層は、第1の部分と、該第1の部分よりも膜厚が薄い第2の部分とを有し、
前記第1のコントロール層及び前記第2のコントロール層は、前記第1の部分の上に形成され、
前記第1のコントロール層と前記第2のコントロール層との間において、前記半導体積層体の最上層は、前記第2の部分である半導体装置。 - 前記第1の電極の電位を基準として前記第1のゲート電極に正の電圧を印加することにより、前記チャネル領域に正孔が注入される動作モードを有している請求項1に記載の半導体装置。
- 前記第1のコントロール層と前記半導体層積層体とにより形成されるpn接合のビルトインポテンシャル以上の電圧が、前記第1のゲート電極と前記第1の電極との間に印加される動作モードを有している請求項1に記載の半導体装置。
- 前記第1のゲート電極の閾値電圧と、前記第2のゲート電極の閾値電圧とは互いに異なっている請求項1に記載の半導体装置。
- 前記第2のコントロール層と前記半導体層積層体とにより形成されるpn接合のビルトインポテンシャル以上の電圧が、前記第2のゲート電極と前記第2の電極との間に印加される動作モードを有している請求項3に記載の半導体装置。
- 前記半導体層積層体の最上層は、膜厚が前記第2の部分以下である第3の部分を有し、
前記第1のコントロール層及び前記第2のコントロール層は、前記第1の部分及び前記第3の部分の上に形成されている請求項1に記載の半導体装置。 - 前記第1のゲート電極と前記第2のゲート電極との間隔は、
前記第1の電極と前記第1のゲート電極との間隔よりも大きく且つ前記第2の電極と前記第2のゲート電極との間隔よりも大きい請求項1に記載の半導体装置。 - 前記半導体素子の第2のゲート電極の閾値電圧は0〜3Vである請求項1に記載の半導体装置。
- 前記第2の電極と前記第2のゲート電極とは電気的に短絡されている請求項1に記載の半導体装置。
- 前記半導体層積層体は、前記基板側から順次積層された第1の半導体層及び第2の半導体層を有し、
前記第2の半導体層は、前記第1の半導体層と比べてバンドギャップが大きく、
前記チャネル領域は、前記第1の半導体層と前記第2の半導体層との界面領域である請求項3に記載の半導体装置。 - 前記第1の半導体層及び前記第2の半導体層は、窒化ガリウム及び窒化アルミニウムガリウムの少なくとも一方を含む請求項10に記載の半導体装置。
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