KR102038618B1 - 고전자이동도 트랜지스터 - Google Patents
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Abstract
고전자이동도 트랜지스터가 개시된다. 개시된 고전자이동도 트랜지스터는 채널층 내에 2차원 전자가스를 유발하는 채널공급층과, 소스 전극과 드레인 전극 사이에 마련되는 제1 게이트 전극과, 소스 전극과 제1 게이트 전극 사이에 마련되는 적어도 하나의 제2 게이트 전극과, 상기 채널공급층 상에 형성되고 상기 제1 및 제2 게이트 전극들을 수용하는 게이트 전극 수용부를 포함한다.
Description
반도체 소자에 관한 것으로, 상세하게는 고전자이동도 트랜지스터에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자는 실리콘(Si)을 기반으로 하는 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)가 대부분이다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 이와 관련해서, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 주목받고 있다.
고전자이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. 고전자이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다.
한편, 고전자이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 최근에는 이러한 문제들을 해결하기 위해 게이트 전극 하부에 디플리션(depletion) 형성층을 구비하거나 리세스 구조를 적용하여 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Norally-Off) 특성을 구현할 수 있는 고전자이동도 트랜지스터가 연구되고 있다.
적어도 일 실시예는 노멀리-오프(Norally-Off) 특성을 가지며, 문턱 전압(threshold voltage)을 높일 수 있는 고전자이동도 트랜지스터를 제공한다.
일 측면에 있어서,
제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 마련되는 제1 게이트 전극;
상기 소스 전극과 상기 제1 게이트 전극 사이에 상기 제1 게이트 전극과 이격되게 마련되는 적어도 하나의 제2 게이트 전극; 및
상기 채널공급층 상에 형성되고 상기 제1 및 제2 게이트 전극들을 수용하는 게이트 전극 수용부를 포함하는 고전자이동도 트랜지스터가 제공된다.
상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극일 수 있다.
상기 게이트 전극 수용부는 상기 제1 게이트 전극을 수용하는 제1 게이트 전극 수용부와 상기 제2 게이트 전극을 수용하는 제2 게이트 전극 수용부를 포함할 수 있다. 상기 게이트 전극 수용부는 상기 채널층을 향해 함몰되는 리세스 형상을 가질 수 있다.
상기 게이트 전극 수용부는 상기 채널층과 상기 채널 공급층 사이의 계면까지의 깊이 또는 그보다 얕은 깊이로 형성될 수 있다. 상기 제1 게이트 전극 수용부는 상기 제2 게이트 전극 수용부보다 얕은 깊이로 형성될 수 있다.
상기 게이트 전극 수용부와 상기 제1 및 제2 게이트 전극들 사이에 배치되는 절연층을 더 구비할 수 있다.
상기 제2 게이트 전극에는 상기 채널 공급층의 상면을 통해 제2 게이트 전압이 유도될 수 있다. 상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압은 상기 제1 게이트 전극에 인가된 상기 제1 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 결정될 수 있다.
상기 고전자이동도 트랜지스터의 문턱 전압(threshold voltage)은 상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압에 의해 결정될 수 있다.
상기 제1 반도체 물질은 GaN계 물질일 수 있으며, 상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나일 수 있다.
다른 측면에 있어서,
제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 마련되는 제1 게이트 전극;
상기 소스 전극과 상기 제1 게이트 전극 사이에 상기 제1 게이트 전극과 이격되게 마련되는 적어도 하나의 제2 게이트 전극; 및
상기 채널공급층 상에 형성되고 상기 제2 게이트 전극을 수용하는 게이트 전극 수용부를 포함하는 고전자이동도 트랜지스터가 제공된다.
상술한 고전자이동도 트랜지스터는 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 제1 저항층; 및 상기 제2 게이트 전극과 상기 소스 전극을 연결하는 제2 저항층;을 더 포함할 수 있다.
상기 제1 저항층 또는 제2 저항층 중 적어도 하나는, 스트립(strip) 형상으로 형성될 수 있다.
상기 제1 저항층 또는 제2 저항층 중 적어도 하나는, 필름 형상으로 형성될 수 있다.
상기 제1 및 제2 저항층의 저항값은 100 kΩ을 초과할 수 있다.
상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압은 상기 제1 게이트 전극에 인가된 상기 제1 게이트 전압, 상기 제1 저항층의 저항값 및 상기 제2 저항층의 저항값에 의해 결정되는 고전자이동도 트랜지스터.
상기 제1 저항층 또는 제2 저항층 중 적어도 하나는 상기 채널공급층 상에 마련될 수 있다.
상기 제1 저항층 또는 제2 저항층 중 적어도 하나와 상기 채널공급층 사이에 배치되는 절연층을 더 포함할 수 있다.
실시예에 따른 고전자이동도 트랜지스터는 노멀리-오프(normally-off) 특성을 가지며, 또한 소스 전극과 제1 게이트 전극 사이에 플로팅 전극인 제2 게이트 전극을 마련함으로써 문턱 전압을 높일 수 있다. 그리고, 제1 및 제2 게이트 전극의 위치를 변화시킴으로써 고전자이동도 트랜지스터의 문턱 전압을 조절할 수 있다.
도 1은 예시적인 실시예에 따른 고전자이동도 트랜지스터를 도시한 사시도이다.
도 2는 도 1에 도시된 고전자이동도 트랜지스터의 단면도이다.
도 3a 내지 도 3c는 도 1에 도시된 고전자이동도 트랜지스터에서, 제1 게이트 전압에 따른 채널 형성 과정을 도시한 것이다.
도 4는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 5는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 6 및 도 7은 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 사시도이다.
도 8은 도 6에 개시된 고전자이동도 트랜지스터의 A-A 단면도이다.
도 9는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 10는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 2는 도 1에 도시된 고전자이동도 트랜지스터의 단면도이다.
도 3a 내지 도 3c는 도 1에 도시된 고전자이동도 트랜지스터에서, 제1 게이트 전압에 따른 채널 형성 과정을 도시한 것이다.
도 4는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 5는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 6 및 도 7은 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 사시도이다.
도 8은 도 6에 개시된 고전자이동도 트랜지스터의 A-A 단면도이다.
도 9는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
도 10는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터의 단면도이다.
이하, 첨부된 도면을 참조하여 실시예들을 상세히 설명한다. 아래에 예시되는 실시예는 본 발명의 범위를 한정하는 것은 아니며, 본 발명을 이 기술 분야에서 통상의 지식을 가진 자에게 설명하기 위해서 제공되는 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 예시적인 실시예에 따른 고전자이동도 트랜지스터(100)를 도시한 사시도이고, 도 2는 도 1에 도시된 고전자이동도 트랜지스터의 단면도이다.
도 1 및 도 2를 참조하면, 기판(110) 상에 채널층(112)이 마련되어 있다. 상기 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 그러나, 이는 단지 예시적인 것으로, 상기 기판(110)은 이외에도 다른 다양한 물질을 포함할 수 있다. 상기 채널층(112)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(110)은 GaN계 물질층, 구체적인 예로서 GaN층이 될 수 있다. 이 경우, 상기 채널층(110)은 미도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다.
한편, 도면에는 도시되어 있지 않으나, 기판(110)과 채널층(112) 사이에는 소정의 버퍼층이 더 마련될 수도 있다. 상기 버퍼층은 기판(110)과 채널층(112) 사이의 격자상수 및 열팽창계수의 차이를 완화시켜 채널층(112)의 결정성 저하를 방지하기 위한 것이다. 상기 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하며, 단층 또는 다층 구조를 가질 수 있다. 상기 버퍼층은 예를 들면, AlN, GaN, AlGaN, InGaN, AlInN 및 AlGaInN으로 이루어진 물질들 중 적어도 하나를 포함할 수 있다. 한편, 기판(110)과 상기 버퍼층 사이에는 버퍼층의 성장을 위한 소정의 씨드층(seed layer)(미도시)이 더 마련될 수도 있다.
상기 채널층(112) 상에는 채널공급층(114)이 마련될 수 있다. 상기 채널공급층(114)은 채널층(112)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 상기 2차원 전자가스(2DEG)는 채널층(112)과 채널공급층(114)의 계면 아래의 채널층(112) 내에 형성될 수 있다. 상기 채널공급층(114)은 채널층(112)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 구체적으로, 상기 제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다.
상기 채널공급층(114)은 예를 들면, Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 적어도 하나를 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로서, 상기 채널공급층(114)은 AlGaN, AlInN, InGaN, AlN 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널공급층(114)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 이러한 채널공급층(114)의 두께는 예를 들면, 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(114)의 두께는 약 50㎚ 이하일 수 있지만, 이에 한정되는 것은 아니다.
상기 채널공급층(114) 양측의 채널층(112) 상에는 소스 전극(151) 및 드레인 전극(152)이 마련될 수 있다. 여기서, 소스전극(151) 및 드레인전극(152)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 상기 소스 전극(151) 및 드레인 전극(152)은 채널공급층(114) 상에 마련될 수도 있으며, 상기 채널공급층(114)의 내부 또는 상기 채널층(112)의 내부까지 삽입되도록 마련되는 것도 가능하다. 이외에도 상기 소스 전극(151) 및 드레인 전극(152)의 구성은 다양하게 변화될 수 있다.
제1 및 제2 게이트 전극들(121, 122)은 상기 소스 전극(151)과 상기 드레인 전극(152) 사이에 배치되며 상기 소스 전극(151)과 상기 드레인 전극(152) 사이를 흐르는 전류를 제어한다. 상기 제1 게이트 전극(121)은 소스 전극(151)과 드레인 전극(152) 사이에 배치되며, 상기 제2 게이트 전극(122)은 소스 전극(151)과 제1 게이트 전극(121) 사이에 배치될 수 있다. 상기 제1 및 제2 게이트 전극들(121. 122)은 상기 채널 공급층(114)과 쇼트키 접촉(Schottky contact)을 형성할 수 있다. 이 경우, 상기 제1 및 제2 게이트 전극들(121, 122)은 채널 공급층(114)과 쇼트키 접촉을 형성하는 물질(예를 들면, 금속, 금속화합물 등)을 포함할 수 있다.. 그러나 경우에 따라서는, 상기 제1 및 제2 게이트 전극들(121,122)과 채널 공급층(114)은 쇼트키 접촉을 형성하지 않을 수도 있다.
본 실시예에 따른 고전자이동도 트랜지스터(100)는 노멀리 오프(Normally off) 구조를 가질 수 있다. 노멀리 오프(normally off) 구조란 상기 제1 및 제2 게이트 전극들(121,122)에 전압이 인가되지 않을 때 즉, 노멀(normal) 상태일 때에 상기 드레인 전극(152)과 소스 전극(151) 사이에 전류가 오프(off) 상태이고, 전압이 인가되는 때에 온(on) 상태가 되는 구조를 말한다.
노멀리 오프 구조의 일 예로서, 상기 제1 및 제2 게이트 전극들(121, 122)은 소스 전극(151)과 드레인 전극(152) 사이에 형성된 게이트 전극 수용부(130)에 수용될 수 있다. 상기 전극 수용부(130)는 상기 채널 공급층(114)에 형성된다. 상기 게이트 전극 수용부(130)는 제1 및 제2 게이트 전극 수용부들(131, 132)을 포함할 수 있다. 여기서, 상기 제1 및 제2 게이트 전극 수용부들(131, 132)는 상기 채널 공급층(114)에서 상기 채널층(112)을 향해 함몰되는 리세스 형상을 가질 수 있다. 상기 게이트 전극 수용부(130)는 채널 공급층(114)을 식각하여 형성될 수 있다. 상기 게이트 전극 수용부(130)는 채널층(112)과 채널 공급층(114) 사이의 계면(114A)까지의 깊이로 형성되거나 또는 그보다 얕은 깊이 즉, 게이트 전극 수용부(130)가 상기 계면(114A)과 이격되는 깊이로 형성될 수 있다. 상기 제1 및 제2 게이트 전극 수용부들(131, 132)에 각각 상기 제1 및 제2 게이트 전극들(121, 122)이 형성될 수 있다. 상기 제1 및 제2 게이트 전극들(121, 122) 하부 영역에서는 2DEG가 형성되지 않거나, 나머지 영역과 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 이에 따라, 상기 제1 및 제2 게이트 전극들(121, 122)에 전압이 인가되지 않은 때에는 도 2와 같이 상기 제1 및 제2 게이트 전극들(121, 122) 하부에는 2DEG가 형성되지 않아 오프 상태가 될 수 있다.
도 1 및 도 2에서는 상기 제1 및 제2 게이트 전극 수용부들(131, 132)이 동일한 깊이를 가지는 것으로 도시되어 있으나 이에 한정되는 것은 아니다. 예를 들면, 상기 제2 게이트 전극(122) 하부 영역에서 2DEG가 형성되지 않는 범위 내에서, 상기 제1 및 제2 게이트 전극 수용부들(131, 132)은 서로 다른 깊이로 형성될 수 있다. 구체적으로, 상기 제2 게이트 전극 수용부(132)의 깊이는 상기 제1 게이트 전극 수용부(131)의 깊이 보다 다소 작을 수 있다.
게이트 전극 수용부(130)와 상기 제1 및 제2 게이트 전극들(121, 122) 사이에는 누설전류(leakage current)를 방지하기 위한 절연층(140)이 배치될 수 있다. 상기 절연층(140)은 채널 공급층(114)의 게이트 전극 수용부(130) 상에 제1 및 제2 게이트 전극들(121,122)을 따라 형성될 수 있다. 상기 절연층(140)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그 외에도 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 절연층(140) 물질로 적용할 수 있다. 절연층(140)을 사용하는 경우, 상기 제1 및 제2 게이트 전극들(121, 122)은 채널 공급층(114)과 쇼트키 접촉을 형성할 필요가 없으므로, 게이트 전극으로 사용 가능한 물질(도전체)의 종류는 쇼트키 접촉을 이용하는 경우보다 늘어날 수 있다. 또한, 상기 제1 및 제2 게이트 전극들(121, 122)은 소스 전극(151) 및 드레인 전극(152)과 동일 물질로 형성될 수 있다.
상기 제1 게이트 전극(121)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다. 상기 제1 게이트 전극(121)은 일정한 폭으로 형성될 수 있으며 상기 드레인 전극(152) 보다 소스 전극(151)에 더 가깝게 위치할 수 있다. 다만, 이는 단지 예시적인 것으로, 상기 제1 게이트 전극(121)의 위치는 다양하게 변형될 수 있다. 상기 소스 전극(151)과 상기 제1 게이트 전극(121) 사이에는 제2 게이트 전극(122)이 마련될 수 있다. 상기 제2 게이트 전극(122)은 제1 게이트 전극(121)과 소정 간격 이격되게 마련될 수 있다. 상기 제2 게이트 전극(122)은 제1 게이트 전극(121)과 동일한 물질을 포함할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니다.
본 실시예에서, 상기 제2 게이트 전극(122)은 제1 게이트 전극(121)에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극이다. 상기 제1 게이트 전극(121)에 제1 게이트 전압이 인가되면, 상기 제1 게이트 전극(121)과 상기 제2 게이트 전극(122) 사이의 채널 공급층(114)의 상면을 통해 제2 게이트 전극(122)에 제2 게이트 전압이 유도될 수 있다. 여기서, 상기 제2 게이트 전극(122)에는 제1 게이트 전극(121)에 인가되는 전압 보다 낮은 전압이 유도될 수 있다. 상기 제2 게이트 전극(122)에 유도되는 제2 게이트 전압은 제1 게이트 전극(121)에 인가되는 제1 게이트 전압, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 간격 및 소스 전극(151)과 제2 게이트 전극(122) 사이의 간격에 의해 정해질 수 있다. 구체적으로, 제1 게이트 전압이 Vg1, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 간격이 Lfg, 소스 전극(151)과 제2 게이트 전극(122) 사이의 간격이 Lsf인 경우, 상기 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 Vg1×Lsf/(Lfg+Lsf)가 될 수 있다. 여기서, 상기 제2 게이트 전압(Vg2)은 제1 게이트 전극(121) 및/또는 제2 게이트 전극(122)의 위치를 변화시킴으로써 조절될 수 있다.
후술하는 바와 같이, 플로팅 전극인 제2 게이트 전극(122)은 고전자이동도 트랜지스터(100)의 문턱 전압(threshold voltage)를 높여주는 역할을 하는 것으로, 이러한 제2 게이트 전극(122)에 유도되는 제2 게이트 전압에 의해 본 실시예에 따른 고전자이동도 트랜지스터(100)의 문턱 전압이 결정될 수 있다.
도 3a 내지 도 3c는 본 실시예에 따른 고전자이동도 트랜지스터(100)에서, 제1 게이트 전극(121)에 인가되는 전압에 따른 채널 형성 과정을 도시한 것이다. 여기서, 상기 소스 전극(151) 및 드레인 전극(152)에는 각각 소정의 소스 전압 Vs 및 드레인 전압 Vd가 인가될 수 있다. 도 3a 내지 도 3c에 도시된 따른 고전자이동도 트랜지스터(100)에서, 제1 게이트 전극(121)에 인가되는 제1 게이트 전압이 Vg1, 제1 게이트 전극(121)과 제2 게이트 전극(122) 사이의 간격이 Lfg, 소스 전극(151)과 제2 게이트 전극(122) 사이의 간격이 Lsf인 경우, 플로팅 전극인 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 Vg1×Lsf/(Lfg+Lsf)으로 계산될 수 있다.
도 3a는 제1 게이트 전극(121)에 인가되는 제1게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다 작은 경우를 도시한 것이다. 여기서, 상기 제1 문턱 전압(Vth1)은 제1 및 제2 게이트 전극(121,122)의 하부에 형성된 채널들을 각각 온(on) 상태로 만들기 위한 최소 전압을 의미한다. 도 3a를 참조하면, 제1 게이트 전극(121)에 인가된 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다 작은 경우, 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)도 제1 문턱 전압(Vth1)보다 작게 된다. 따라서, 상기 제1 게이트 전극(121)의 하부에 형성되는 제1 채널(121a) 및 상기 제2 게이트 전극(122)의 하부에 형성되는 제2 채널(122a)는 모두 오프(off) 상태가 된다.
도 3b는 제1 게이트 전극(121)에 인가되는 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다는 크고 제2 문턱 전압(Vth2)보다는 작은 경우를 도시한 것이다. 여기서, 상기 제2 문턱 전압(Vth2)은 Vth1×(Lfg+Lsf)/Lsf이다. 도 3b를 참조하면, 제1 게이트 전극(121)에 인가된 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다는 크고 제2 문턱 전압(Vth2)보다는 작은 경우, 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 제1 문턱 전압(Vth1)보다 작게 된다. 따라서, 상기 제1 게이트 전극(121)의 하부에 형성되는 제1 채널(121a)은 온(on) 상태가 되지만, 상기 제2 게이트 전극(122)의 하부에 형성되는 제2 채널(122a)은 오프(off) 상태가 된다.
도 3c는 제1 게이트 전극(121)에 인가되는 제1 게이트 전압(Vg1)이 제2 문턱 전압(Vth2)보다 큰 경우를 도시한 것이다. 도 3c를 참조하면, 제1 게이트 전극(121)에 인가된 제1 게이트 전압(Vg1)이 제2 문턱 전압(Vth2)보다 큰 경우, 제2 게이트 전극(122)에 유도되는 제2 게이트 전압(Vg2)은 제1 문턱 전압(Vth1)보다 커지게 된다. 따라서, 상기 제1 게이트 전극(121)의 하부에 형성되는 제1 채널(121a) 및 상기 제2 게이트 전극(122)의 하부에 형성되는 제2 채널(122a)이 모두 온(on) 상태가 되고, 그 결과 고전자이동도 트랜지스터(100)의 채널층(112)에 전류가 흐르게 된다.
이상과 같이, 본 실시예에 따른 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가지며, 또한 소스 전극(151)과 제1 게이트 전극(121) 사이에 플로팅 전극인 제2 게이트 전극(122)을 마련함으로써 고전자이동도 트랜지스터(100)의 문턱 전압(Vth)을 제1 문턱 전압((Vth1)에서 제2 문턱 전압(Vth2)으로 높일 수 있다. 그리고, 제1 게이트 전극(121) 및/또는 제2 게이트 전극(122)의 위치를 변화시킴으로써 고전자이동도 트랜지스터(100)의 문턱 전압을 조절할 수도 있다. 한편, 이상에서는 상기 소스 전극(151)과 제1 게이트 전극(121) 사이에 하나의 제2 게이트 전극(122)이 마련된 경우가 설명되었으나, 소스 전극(151)과 제1 게이트 전극(121) 사이에 복수개의 제2 게이트 전극(122)이 마련되는 것도 가능하다.
도 4는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터(200)의 단면도이다. 본 실시예에 따른 고전자이동도 트랜지스터(200)는 제1 게이트 전극 수용부(231)가 제2 게이트 전극 수용부(232)보다 얕은 깊이를 가진다는 것을 제외하고는, 도 1을 참조하여 설명한 고전자이동도 트랜지스터(100)와 동일하므로, 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 4를 참조하면, 제1 및 제2 게이트 전극들(221, 222)은 소스 전극(251)과 드레인 전극(252) 사이에 형성된 전극 수용부(230)에 수용될 수 있다. 상기 전극 수용부(230)는 제1 및 제2 게이트 전극 수용부들(231, 232)을 포함할 수 있다. 여기서, 상기 제1 및 제2 게이트 전극 수용부들(231, 232)는 채널 공급층(214)에서 채널층(212)을 향해 함몰되는 리세스 형상을 가질 수 있다. 상기 게이트 전극 수용부(230)는 채널 공급층(214)을 식각하여 형성될 수 있다. 상기 게이트 전극 수용부(230)는 채널층(212)과 채널 공급층(214) 사이의 계면(214A)까지의 깊이 또는 그보다 얕은 깊이로 형성될 수 있다. 본 실시예에서, 상기 제1 게이트 전극 수용부(231)는 상기 제2 게이트 전극 수용부(232)보다 얕은 깊이를 가지도록 형성된다. 예를 들어, 상기 제1 게이트 전극 수용부(231)는 상기 계면(214A)보다 얕은 깊이, 즉 상기 계면(214A)으로부터 일정거리 이격된 깊이로 형성될 수 있으며, 상기 제2 게이트 전극 수용부(232)는 상기 계면(214A)까지 도달하는 깊이로 형성될 수 있다. 상기 제1 및 제2 게이트 전극 수용부들(231, 232)에 각각 상기 제1 및 제2 게이트 전극들(221, 222)이 형성될 수 있다. 따라서 상기 제1 게이트 전극(221) 하부 영역에는 도 4와 같이 2DEG가 형성될 수 있으나, 상기 제2 게이트 전극(222) 하부 영역에는 2DEG가 형성되지 않아 오프 상태가 될 수 있다. 한편 상기 제1 게이트 전극 수용부(231)의 깊이는 다양하게 조절 가능하다. 게이트 전극 수용부(230)와 상기 제1 및 제2 게이트 전극들(221, 222) 사이에는 누설전류를 방지하기 위한 절연층(240)이 마련될 수 있다.
상기 제2 게이트 전극(222)은 제1 게이트 전극(221)에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극이다. 여기서, 상기 제2 게이트 전극(222)에는 제1 게이트 전극(221)에 인가되는 전압 보다 낮은 전압이 유도될 수 있다. 상기 제2 게이트 전극(222)에 유도되는 제2 게이트 전압은 제1 게이트 전극(221)에 인가되는 제1 게이트 전압, 제1 게이트 전극(221)과 제2 게이트 전극(222) 사이의 간격 및 소스 전극(251)과 제2 게이트 전극(222) 사이의 간격에 의해 정해질 수 있다. 구체적으로, 제1 게이트 전압이 Vg1, 제1 게이트 전극(221)과 제2 게이트 전극(222) 사이의 간격이 Lfg, 소스 전극(251)과 제2 게이트 전극(222) 사이의 간격이 Lsf인 경우, 상기 제2 게이트 전극(222)에 유도되는 제2 게이트 전압(Vg2)은 Vg1×Lsf/(Lfg+Lsf)가 될 수 있다. 여기서, 상기 제2 게이트 전압(Vg2)은 제1 게이트 전극(221) 및/또는 제2 게이트 전극(222)의 위치를 변화시킴으로써 조절될 수 있다.
본 실시예에 따르면, 플로팅 전극인 제2 게이트 전극(222)은 고전자이동도 트랜지스터(200)의 문턱 전압(threshold voltage)를 높여주는 역할을 하는 것으로, 이러한 제2 게이트 전극(222)에 유도되는 제2 게이트 전압에 의해 본 실시예에 따른 고전자이동도 트랜지스터(200)의 문턱 전압이 결정될 수 있다. 또한, 상기 제1 게이트 전극(221) 하부 영역에서는 2DEG가 단절되지 않도록 조절할 수 있으므로, 전체적으로 온저항의 증가를 방지할 수 있다.
도 5는 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터(300)의 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 5를 참조하면, 제1 게이트 전극(321)은 소스 전극(351)과 드레인 전극(352)에 배치되며, 상기 제2 게이트 전극(322)은 소스 전극(351)과 제1 게이트 전극(321) 사이에 배치될 수 있다. 제1 게이트 전극(321)은 채널 공급층(314) 상에 형성될 수 있다. 그리고, 제2 게이트 전극(322)은 소스 전극(351)과 드레인 전극(352) 사이에 형성된 전극 수용부(330)에 수용될 수 있다. 상기 전극 수용부(330)는 채널 공급층(314)에서 채널층(312)을 향해 함몰되는 리세스 형상을 가질 수 있다. 상기 게이트 전극 수용부(330)는 채널 공급층(314)을 식각하여 형성될 수 있다. 상기 게이트 전극 수용부(330)는 채널층(312)과 채널 공급층(314) 사이의 계면(314A)까지 깊이 또는 그보다 얕은 깊이로 형성될 수 있다. 상기 제1 게이트 전극(321) 하부 영역에는 2DEG가 형성될 수 있으나, 상기 게이트 전극 수용부(330)에 수용된 상기 제2 게이트 전극(322)의 하부 영역에는 2DEG가 형성되지 않아 오프 상태가 될 수 있다.
상기 제1 및 제2 게이트 전극들(321, 322)과 상기 채널 공급층(314) 사이에는 누설전류(leakage current)를 방지하기 위한 절연층(340)이 배치될 수 있다. 구체적으로 상기 제1 게이트 전극(321)과 상기 채널 공급층(314) 사이에 상기 절연층(340)이 배치될 수 있으며, 상기 제2 게이트 전극(322)과 상기 게이트 전극 수용부(330) 사이에 상기 절연층(340)이 배치될 수 있다. 상기 절연층(340)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그 외에도 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 절연층(340) 물질로 적용할 수 있다.
도 6 및 도 7은 다른 예시적인 실시예에 따른 고전자이동도 트랜지스터(400, 500)의 사시도이며, 도 8은 도 6에 개시된 고전자이동도 트랜지스터(400)의 A-A 단면도이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 6 및 도 8을 참조하면, 고전자이동도 트랜지스터(400)는 제1 저항층(461) 및 제2 저항층(462)을 더 포함할 수 있다. 제1 저항층(461)은 제1 게이트 전극(421)과 제2 게이트 전극(422)을 연결하며, 제2 저항층(462)은 제2 게이트 전극(422)과 소스 전극(461)을 연결한다. 제1 저항층(461)과 제2 저항층(462)은 하부 영역에 형성된 2DEG에 영향을 미치지 않도록 채널공급층(414) 상에 마련될 수 있다. 제1 및 제2 저항층(461,462)과 채널공급층(414) 사이에는 절연층(440)이 배치될 수 있다. 절연층(440)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그 외에도 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 절연층(440) 물질로 적용할 수 있다.
제1 저항층(461)과 제2 저항층(462)은 도 6과 같이 필름(film) 형상으로 형성될 수 있다. 그러나, 제1 저항층(561)과 제2 저항층(562)의 형상은 이에 한정되지 않으며 도 7과 같이 스트라이프(stripe) 형상으로 형성될 수 있다. 여기서, 스트라이프 형상은 소스 전극(551)과 드레인 전극(552) 사이에 형성되는 채널 방향과 교차하는 방향을 따라 국부적으로 형성된 것을 의미하는 것으로서, 도 7과 같이 2줄로 형성되는 경우는 물론, 1줄 또는 3줄 이상으로 형성되는 경우도 포함한다.
상술한 바와 같이, 제1 저항층(461)과 제2 저항층(462)이 소스 전극(451), 제2 게이트 전극(422) 및 제1 게이트 전극(421)을 연결함으로써, 제2 게이트 전극(422)에 축적될 수 있는 전하를 소스 전극(451)으로 이동시킬 수 있으며, 그로 인해 스위칭 속도를 향상시킬 수 있다.
또한, 제2 게이트 전극(422)에 의해 유도되는 제2 게이트 전압은 제1 게이트 전압, 제1 저항층(461)의 저항값 및 제2 저항층(462)의 저항값에 의해 결정될 수 있다. 구체적으로, 제1 게이트 전극(121)에 인가되는 제1 게이트 전압이 Vg1, 제1 저항층(461)의 저항값이 Rfg, 제2 저항층(462)의 저항값이 Rsf인 경우, 제2 게이트 전극(422)에 유도되는 제2 게이트 전압(Vg2)은 Vg2 = Vg1 × Rsf / (Rsf+Rfg)로 계산될 수 있다. 다만, 이러한 계산은 소스 전극(451)과 2DEG 간의 접촉저항(Rcr)이 2DEG 자체의 저항(Rs)보다 매우 작을 때를 전제(Rcr≪Rs)로 하는바. Rcr과 Rs가 유사하거나, Rcr가 Rs보다 매우 클 때에는 제2 게이트 전압(Vg2)은 다음과 같이 달라질 수 있다.
Rcr과 Rs가 유사한 경우(Rcr?Rs), 제2 게이트 전압(Vg2)은 Vg2 = Vg1 × (Rcr + Rsf) / (Rcr + Rsf + Rfg)로 계산될 수 있으며, Rcr이 Rs보다 매우 큰 경우(Rcr≪Rs), 제2 게이트 전압(Vg2)은 Vg2 = Vg1로 계산될 수 있다. 여기서, 매우 크거나 작다는 의미는 Rcr이 Rs보다 10배 이상 크거나 작은 경우일 수 있다.
제1 저항층(461), 제2 저항층(462)은 전류 누설을 방지하기 위하여 고저항일 수 있다. 예를 들어, 제1 저항층(461), 제2 저항층(462) 각각의 저항값은 100 kΩ을 초과할 수 있다. 다만, 제1 저항층(461)과 제2 저항층(462)의 저항값은 제1 저항층(461)과 제2 저항층(462)의 설치 목적에 반하지 않는 범위, 예를 들어 10000kΩ 미만일 수 있다. 제1 저항층(461), 제2 저항층(462)의 저항값은 재질의 특성, 길이, 폭, 온도 등에 의해 결정될 수 있다.
제1 저항층(461), 제2 저항층(462)의 재질로는 CMOS(Complementary metal-oxide semiconductor) 공정에서 이용될 수 있는 금속을 포함할 수 있다. 그러나, 제1 저항층(461), 제2 저항층(462)의 재질은 이에 한정되지 않으며, 전도성 물질, 예를 들어 TiN, TiW, 다결정 실리콘(poly Si)을 포함할 수 있다.
한편, 도 8에서는 제1 게이트 전극 수용부(431)가 제2 게이트 전극 수용부(432)와 동일한 깊이를 가지도록 형성된 예를 중심으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 도 9와 같이 제1 게이트 전극 수용부(631)가 제2 게이트 전극 수용부(632)보다 얕은 깊이를 가지거나, 도 10과 같이 제1 게이트 전극 수용부가 형성되지 않을 수 있다.
또한, 상술한 실시예들에서는, 제2 게이트 전극 수용부(432,532,632,732)가 채널층(412,512,612,712)과 채널 공급층(414,514,614,714) 사이의 계면(414A,514A,614A,714A)까지의 깊이로 형성된 예를 중심으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 도면상 도시되어 있지 않지만, 제2 게이트 전극 수용부(432,532,632,732)가 채널층(412,512,612,712)과 채널 공급층(414,514,614,714) 사이의 계면(414A, 514A, 614A, 714A)보다 얕은 깊이, 즉 상기 계면(414A, 514A, 614A, 714A)으로부터 일정 거리 이격된 깊이로 형성될 수 있다.
이상에서 본 발명의 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
100,200,300,400,500,600,700... 고전자이동도 트랜지스터
110,210,310,410,510,610,710... 기판
112,212,312,412,512,612,712... 채널층
114,214,314,414,514,614,714... 채널공급층
121,221,321,421,521,621,721... 제1 게이트 전극
122.222,322,422,522,622,722... 제2 게이트 전극
130,230,330,430,530,630,730... 게이트 전극 수용부
140,240,340,440,540,640,740... 절연층
151,251,351,451,551,651,751... 소스 전극
152,252,352,452,552,652,752... 드레인 전극
2DEG... 이차원 전자가스
461, 561, 661, 771...제1 저항층
462, 562, 662, 772...제2 저항층
110,210,310,410,510,610,710... 기판
112,212,312,412,512,612,712... 채널층
114,214,314,414,514,614,714... 채널공급층
121,221,321,421,521,621,721... 제1 게이트 전극
122.222,322,422,522,622,722... 제2 게이트 전극
130,230,330,430,530,630,730... 게이트 전극 수용부
140,240,340,440,540,640,740... 절연층
151,251,351,451,551,651,751... 소스 전극
152,252,352,452,552,652,752... 드레인 전극
2DEG... 이차원 전자가스
461, 561, 661, 771...제1 저항층
462, 562, 662, 772...제2 저항층
Claims (22)
- 제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 마련되는 제1 게이트 전극;
상기 소스 전극과 상기 제1 게이트 전극 사이에 상기 제1 게이트 전극과 이격되게 마련되는 적어도 하나의 제2 게이트 전극; 및
상기 채널공급층에 형성되고 상기 제1 및 제2 게이트 전극들을 수용하는 게이트 전극 수용부를 포함하며,
상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극인 고전자이동도 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 게이트 전극 수용부는,
상기 제1 게이트 전극을 수용하는 제1 게이트 전극 수용부와 상기 제2 게이트 전극을 수용하는 제2 게이트 전극 수용부를 포함하는 고전자이동도 트랜지스터. - 제 3 항에 있어서,
상기 게이트 전극 수용부는 상기 채널층을 향해 함몰되는 리세스 형상을 가지는 고전자이동도 트랜지스터. - 제 4 항에 있어서,
상기 게이트 전극 수용부는 상기 채널층과 상기 채널 공급층 사이의 계면까지의 깊이 또는 그보다 얕은 깊이로 형성된 고전자이동도 트랜지스터. - 제 4 항에 있어서,
상기 제1 게이트 전극 수용부는 상기 제2 게이트 전극 수용부보다 얕은 깊이로 형성되는 고전자이동도 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극 수용부와 상기 제1 및 제2 게이트 전극들 사이에 배치되는 절연층을 더 구비하는 고전자이동도 트랜지스터. - 제 1 항에 있어서,
상기 제2 게이트 전극에는 상기 채널 공급층의 상면을 통해 제2 게이트 전압이 유도되는 고전자이동도 트랜지스터. - 제 1 항에 있어서,
상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압은 상기 제1 게이트 전극에 인가된 상기 제1 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 결정되는 고전자이동도 트랜지스터. - 제 9 항에 있어서,
상기 고전자이동도 트랜지스터의 문턱 전압(threshold voltage)은 상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압에 의해 결정되는 고전자이동도 트랜지스터. - 제 1 항에 있어서,
상기 제1 반도체 물질은 GaN계 물질인 고전자이동도 트랜지스터. - 제 1 항에 있어서,
상기 제2 반도체 물질은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 적어도 하나인 고전자이동도 트랜지스터. - 제1 반도체 물질을 포함하는 채널층;
제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
상기 채널공급층의 양측에 마련되는 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 마련되는 제1 게이트 전극;
상기 소스 전극과 상기 제1 게이트 전극 사이에 상기 제1 게이트 전극과 이격되게 마련되는 적어도 하나의 제2 게이트 전극; 및
상기 채널공급층에 형성되고 상기 제2 게이트 전극을 수용하는 게이트 전극 수용부를 포함하며,
상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극인 고전자이동도 트랜지스터. - 삭제
- 제 13 항에 있어서,
상기 게이트 전극 수용부는,
상기 채널층을 향해 함몰되는 리세스 형상을 가지며
상기 채널층과 상기 채널 공급층 사이의 계면까지 깊이 또는 그보다 얕은 깊이로 형성된 고전자이동도 트랜지스터. - 제 1 항 또는 제 13 항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 제1 저항층; 및
상기 제2 게이트 전극과 상기 소스 전극을 연결하는 제2 저항층;을 더 포함하는 고전자이동도 트랜지스터. - 제 16 항에 있어서,
상기 제1 저항층 또는 제2 저항층 중 적어도 하나는, 스트라이프(stripe) 형상으로 형성되는 고전자이동도 트랜지스터. - 제 16 항에 있어서,
상기 제1 저항층 또는 제2 저항층 중 적어도 하나는, 필름 형상으로 형성되는 고전자이동도 트랜지스터. - 제 16 항에 있어서,
상기 제1 및 제2 저항층의 저항값은 100 kΩ을 초과하는 고전자이동도 트랜지스터. - 제 16 항에 있어서,
상기 제2 게이트 전극에 유도되는 상기 제2 게이트 전압은 상기 제1 게이트 전극에 인가된 상기 제1 게이트 전압, 상기 제1 저항층의 저항값 및 상기 제2 저항층의 저항값에 의해 결정되는 고전자이동도 트랜지스터. - 제 16 항에 있어서,
상기 제1 저항층 또는 제2 저항층 중 적어도 하나는 상기 채널공급층 상에 마련된 고전자이동도 트랜지스터. - 제 21 항에 있어서,
상기 제1 저항층 또는 제2 저항층 중 적어도 하나와 상기 채널공급층 사이에 배치되는 절연층을 더 포함하는 고전자이동도 트랜지스터.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/018,833 US9147738B2 (en) | 2012-11-30 | 2013-09-05 | High electron mobility transistor including plurality of gate electrodes |
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|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130033668A KR102038618B1 (ko) | 2012-11-30 | 2013-03-28 | 고전자이동도 트랜지스터 |
Country Status (1)
| Country | Link |
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| KR (1) | KR102038618B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100097105A1 (en) * | 2006-11-20 | 2010-04-22 | Tatsuo Morita | Semiconductor device and method for driving the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465997B2 (en) * | 2004-02-12 | 2008-12-16 | International Rectifier Corporation | III-nitride bidirectional switch |
-
2013
- 2013-03-28 KR KR1020130033668A patent/KR102038618B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100097105A1 (en) * | 2006-11-20 | 2010-04-22 | Tatsuo Morita | Semiconductor device and method for driving the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140074160A (ko) | 2014-06-17 |
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| E701 | Decision to grant or registration of patent right | ||
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