KR100606290B1 - 전계효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 전계효과 트랜지스터의 제조방법에 관한 것으로, 다층의 감광막을 이용한 리소그라피 공정, 절연막 건식 식각공정에서의 감광막과 절연막 사이의 건식 식각선택비를 이용하여 서로 다른 문턱전압을 가지는 각기 다른 트랜지스터를 한 기판 상에 동시에 제조함으로써, 모드 또는 문턱전압이 서로 다른 트랜지스터를 동일 기판 상에 제조하는데 있어 별도의 리소그라피 공정과 그에 따른 추가적인 공정 단계를 감소시켜 제조 공정 비용을 감소시키고 소자의 안정성 및 생산성을 향상시킬 수 있는 것을 특징으로 한다.
전계효과 트랜지스터, 문턱전압, 게이트 리세스, 티형 게이트, 도즈, 노광
Description
도 1a 내지 1i는 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 기판, 110 : 활성층,
120 : 캡층, 130 : 소스 드레인 오믹 금속층,
140 : 절연막, 150 : 제1 감광막,
160 : 제2 감광막, 170 : 제3 감광막,
180 : 제4 감광막, 190a : 기판 상의 제1 개구 영역,
190b 및 190c : 제1 및 제2 게이트 리세스 영역,
195a : 제1 감광막 패턴 상의 개구 영역,
195b : 기판 상의 제2 개구 영역, 195c : 제3 게이트 리세스 영역,
200 : 게이트 금속
본 발명은 전계효과 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 다층의 감광막을 이용한 리소그라피 공정, 감광막 및 절연막의 건식 식각선택비를 이용하여 서로 다른 문턱전압을 가지는 각기 다른 트랜지스터를 한 기판 상에 동시에 제조함으로써, 서로 다른 문턱전압을 가지는 트랜지스터들을 별도의 마스크 패턴 없이 제조할 수 있어 공정 단계를 감소시킬 수 있으며, 제조비용을 감소시킬 수 있는 전계효과 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 화합물 반도체를 이용한 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT), 금속 반도체 전계효과 트랜지스터(MEtal Semi-conductor Field Effect Transistor, MESFET) 등의 반도체 소자의 제작에서는 오믹 금속으로써 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용되고 있다.
이러한 화합물 반도체를 이용한 고전자 이동도 트랜지스터(HEMT), 금속 반도체 전계효과 트랜지스터(MESFET) 등의 소자에서 게이트 리쎄스 공정(Gate Recess Process)은 가장 중요한 공정 단계로써 일반적으로 전류를 측정하면서 이루어지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행되어 진다.
이러한 게이트 리세스 공정은 전자 사이클로트론 공명(Electron Cyclotron Resonance, ECR) 및 유도결합 플라즈마(Inductive Coupled Plasma, ICP) 등의 건식 식각 장비에서 BCl3 및 SF6 등의 가스를 이용하여 수행되어지며, H3PO
4, H2O2 및 H2O등을 적정의 비율로 혼합한 인산계 용액 등 다양한 습식 식각 용액으로도 진행되어 진다.
또한, 화합물 반도체를 이용한 고전자 이동도 트랜지스터(HEMT), 금속 반도체 전계효과 트랜지스터(MESFET) 등의 반도체 소자의 제작에서는 예를 들어 Ti막, Pt막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극이 제작되어진다.
전술한 종래의 전계효과 트랜지스터의 제조 방법은 서로 다른 문턱전압을 가지는 트랜지스터를 한 기판 상에 동시에 제조하기 위하여 별도의 서로 다른 마스크 패턴을 필요로 하고, 그에 따라서 게이트 리세스 식각 공정 등의 후속공정이 각각 따로 수행된다.
예를 들어, GaAs, InP 및 GaN 기판 등의 화합물 반도체를 이용하여 제작되는 고전자 이동도 트랜지스터(HEMT) 소자의 경우, 증가형 전계효과 트랜지스터(Enhancement mode Field Effect Transistor, E-FET)와 공핍형 전계효과 트랜지스터(Depletion mode Field Effect Transistor, D-FET)의 한 기판 상의 동시 제작을 위해 증가형 전계효과 트랜지스터(E-FET)의 게이트 영역과 공핍형 전계효과 트랜지스터(D-FET)의 게이트 영역에 대한 각각 별도의 마스크를 이용한 리소그라피 공정 또는 별도의 전자빔 리소그라피 공정이 요구되며, 이를 통하여 별도의 게이트 리세스 공정을 수행하여 서로 다른 식각 깊이를 가지는 게이트 리세스 영역을 형성시킬 수 있다.
따라서, 전술한 종래 기술로는 증가형 전계효과 트랜지스터(E-FET) 및 공핍형 전계효과 트랜지스터(D-FET)를 한 기판 상에 동시에 제조하는 경우 추가적인 공정 단계로 인하여 제조 공정 단가가 높아지며, 이에 따라 생산성이 저하되는 문제 점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 다층의 감광막을 이용한 리소그라피 공정, 절연막 건식 식각공정에서의 감광막과 절연막 사이의 건식 식각선택비를 이용하여 서로 다른 문턱전압을 가지는 각기 다른 트랜지스터를 한 기판 상에 동시에 제조함으로써, 모드 또는 문턱전압이 서로 다른 트랜지스터를 동일 기판 상에 제조하는데 있어 별도의 리소그라피 공정과 그에 따른 추가적인 공정 단계를 감소시켜 종래의 기술에 의한 제조방법에 비해 제조 공정 비용을 감소시키고 소자의 안정성 및 생산성을 향상시킬 수 있는 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 일 측면은, (a) 기판 상부의 소스-드레인 영역에 오믹금속층을 형성하는 단계; (b) 상기 결과물의 전체 상부에 절연막 및 다층의 감광막을 형성한 후, 상기 오믹금속층 이외의 일측 게이트 영역에 상기 절연막이 노출되도록 함과 동시에 상기 오믹금속층 이외의 타측 게이트 영역에 최하층의 감광막이 노출되도록 하여 서로 다른 형태의 감광막 패턴을 형성하는 단계; (c) 상기 일측 및 타측 게이트 영역의 감광막 패턴을 식각마스크로 이용하여, 상기 일측 게이트 영역에 노출된 절연막 및 상기 타측 게이트 영역에 노출된 최하층의 감광막이 동시에 식각되도록 하여, 상기 일측 게이트 영역에 상기 기판 및 상기 타측 게이트 영역에 상기 절연막을 노출시키는 단계; (d) 상기 단계(c)를 통해 노출된 상기 일측 게이트 영역의 기판에 1차 리세스 공정을 수행하여 상기 노출된 기판의 소정 두께를 식각한 후, 상기 단계(c)를 통해 노출된 상기 타측 게이트 영역의 절연막을 식각하여 상기 타측 게이트 영역에 상기 기판을 노출시키는 단계; (e) 2차 리세스 공정을 수행하여 상기 일측 및 타측 게이트 영역에서 각각 상기 기판상에 서로 다른 식각 깊이를 갖는 게이트 리세스 영역들을 형성하는 단계; 및 (f) 상기 게이트 리세스 영역 상부에 소정의 게이트 금속을 증착한 후 상기 감광막 패턴을 제거하는 단계를 포함하여 이루어진 전계효과 트랜지스터의 제조방법을 제공하는 것이다.
여기서, 상기 단계(a)에서 상기 기판과 상기 오믹금속층 사이에 소정 두께의 활성층 및 캡층을 순차적으로 형성하는 단계를 더 포함하여 이루어짐이 바람직하다.
바람직하게는, 상기 단계(a)에서 상기 오믹금속층은 상기 소스-드레인 영역을 감광막 패턴으로 정의한 후 소정의 오믹금속을 증착하고, 급속 열처리(RTA)를 통하여 형성된다.
바람직하게는, 상기 단계(b)에서 상기 절연막의 두께는 상기 감광막의 식각률과 게이트의 다리 높이에 의해 결정된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1a 내지 1i는 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기판(100) 상에 소정 두께의 활성층(110) 및 캡층(120)을 순차적으로 형성한다. 여기서, 상기 기판(100)은 반도체 기판으로서 사용되는 것이 라면 특히 한정되지 않고 적용가능하며, 실리콘 및 게르마늄 등의 반도체 기판, SiGe, SiC, GaAs 및 InGaAs 등의 화합물 반도체 기판, 유리, 사파이어, 석영 및 수지 등의 절연성 기판 중 어느 하나의 기판을 사용함이 바람직하다.
도 1b를 참조하면, 상기 기판(100) 상측에 형성된 상기 캡층(120) 상부의 소스-드레인 영역 즉, 소스-드레인 오믹금속층(130)이 형성될 영역을 감광막 패턴(미도시)으로 정의한 후 소정의 오믹금속(ohmic metal)을 증착하고, 예컨대, 급속 열처리(Rapid Thermal Annealing, RTA) 공정 등을 거쳐 소스-드레인 오믹금속층(130)을 형성한다.
예컨대, 화합물 반도체를 이용한 고전자 이동도 트랜지스터(HEMT), 금속 반도체 전계효과 트랜지스터(MESFET) 등의 반도체 소자의 제작에서는 오믹금속으로써, AuGe막, Ni막 및 Au막들이 소정의 두께로 증착된 금속층이 이용될 수 있으며, 급속 열처리(RTA) 공정을 거쳐 소스-드레인 오믹금속층(130)이 형성된다.
한편, 본 발명의 일 실시예에 적용된 소스-드레인 오믹금속층(130)을 상기 캡층(120)의 상부에 형성하였지만, 이에 국한하지 않으며, 상기 소스-드레인 오믹금속층(130)을 상기 기판(100) 상에 바로 형성할 수도 있다. 또한, 상기 활성층(110) 및 상기 캡층(120)은 필요에 따라 형성하지 않을 수도 있다.
도 1c를 참조하면, 상기 결과물의 전체 상부면에 일정 두께의 절연막(140)을 증착한다. 이때, 상기 절연막(140)은 예컨대, 실리콘 질화물 또는 실리콘 산화물 등과 같은 물질로 구현될 수 있으며, 예컨대, 화합물 반도체 기판의 표면보호의 기능을 수행한다.
또한, 상기 절연막(140)의 두께는 사용되어지는 감광막의 식각률과 티형 게이트의 다리 높이 등을 고려하여 결정됨이 바람직하다.
도 1d를 참조하면, 상기 절연막(140) 상에 다층의 감광막(Photoresist)을 순차적으로 코팅한 후, 일측 게이트 영역과 타측 게이트 영역에서의 최하층 감광막의 현상 여부에 따라 서로 다른 형태의 제1 내지 제4 감광막(150 내지 180)을 형성한다.
예컨대, 전자빔 리소그라피(E-beam lithography)를 이용하여 모드 또는 문턱전압이 다른 고전자 이동도 트랜지스터(HEMT) 소자들을 제작하는 경우, 상기 다층의 감광막(Photoresist)은 최하층의 감광막으로부터 최상층의 감광막의 구조가 코폴리머(Co-polymer)/폴리메틸메타크릴레이트(Poly Methyl Methacrylate, PMMA)/코폴리머(Co-polymer)/폴리메틸메타크릴레이트(PMMA) 또는 코폴리머(Co-polymer)/ZEP/PMGI(poly-dimethylgutarimide)/ZEP 등 여러 가지 다층의 레지스트(resist)를 조합하여 이용할 수 있다.
이때, 최하층의 제1 감광막(150)은 상기 기판(100) 상에 증착된 절연막(140)의 식각시 식각되어 상기 기판(100)이 노출되도록 상기 절연막(140)의 식각 공정에서 적정의 식각률을 가질 필요성이 있다. 이 경우 서로 다른 모드 또는 문턱전압을 갖는 트랜지스터를 만들기 위해 최하층의 제 1감광막(150) 정의 여부를 달리 한다.
예를 들면, 코폴리머(Co-polymer)/폴리메틸메타크릴레이트(PMMA)/코폴리머(Co-polymer)/폴리메틸메타크릴레이트(PMMA)로 이루어진 다층의 레지스트(resist)를 이용하여 티(T)형 게이트를 가지는 증가형 고전자 이동도 트랜지스터(HEMT)와 공핍형 고전자 이동도 트랜지스터(HEMT)를 동시에 제작하는 경우, 상기 증가형 고전자 이동도 트랜지스터(HEMT)를 제작하는 감광막 패턴에서는 최하층의 제1 감광막(150) 즉, 코폴리머(Co-polymer)까지 패턴이 정의되도록 하고, 상기 공핍형 고전자 이동도 트랜지스터(HEMT)를 제작하는 감광막 패턴에서는 최하층의 제1 감광막 (150) 즉, 코폴리머(Co-polymer)는 패턴이 정의되지 않도록 전자빔 리소그라피 공정을 수행한다.
구체적으로, 먼저 적정 도즈(Dose)로 노광을 하고, 현상하여 증가형 또는 공핍형 고전자 이동도 트랜지스터(HEMT)의 게이트 영역에 티형 게이트의 머리 영역을 정의한다. 그리고, 상기 증가형 고전자 이동도 트랜지스터(HEMT)를 제작할 게이트 영역과 상기 공핍형 고전자 이동도 트랜지스터(HEMT)를 제작할 게이트 영역에 서로 다른 도즈(Dose)로 노광을 하고 현상하여 티형 게이트의 다리 영역을 정의한다.
즉, 상기 티형 게이트의 다리 영역을 정의할 때 상기 증가형 고전자 이동도 트랜지스터(HEMT)의 게이트 영역인 일측 게이트 영역의 감광막 패턴에서는 상대적으로 높은 도즈(Dose)로 노광하여 현상시 최하층의 제1 감광막(150)인 코폴리머(Co-polymer)가 패턴이 정의되도록 하여 상기 감광막 패턴으로 상기 절연막(140)이 노출되도록 하고, 상기 공핍형 고전자 이동도 트랜지스터(HEMT)의 게이트 영역인 타측 게이트 영역의 감광막 패턴에서는 상대적으로 낮은 도즈(Dose)로 노광을 하여 현상시 최하층의 제1 감광막(150)인 코폴리머(Co-polymer)는 패턴이 정의되지 않도록 하여 최하층의 제1 감광막(150)이 노출되도록 한다.
도 1e를 참조하면, 상기 제1 내지 제4 감광막(150 내지 180)을 통해 상기 일측 게이트 영역에 노출된 절연막(140)을 비등방성으로 건식 식각하여 상기 캡층(120)이 노출되도록 기판(100) 상의 제1 개구 영역(190a)을 형성한다.
이때, 상기 타측 게이트 영역의 공핍형 고전자 이동도 트랜지스터(HEMT)의 감광막 패턴에서 노출된 최하층의 제1 감광막(150)인 코폴리머(Co-polymer)가 상기 일측 게이트 영역에서 노출된 절연막(140)에 대한 건식 식각 공정에 의해 상기 타측 게이트 영역의 최하층 감광막 상층의 제2 감광막(160) 예컨대, 폴리메틸메타크릴레이트(PMMA)를 통해 정의되어 있는 게이트의 다리 영역 크기로 식각되어 상기 절연막(140)이 노출되도록 제1 감광막(150) 상의 개구 영역(195a)이 형성된다.
이 경우, 상기 절연막(140) 건식 식각 공정 후의 반도체 표면에 대한 플라즈마 손상을 방지하기 위하여 상기 절연막(140)을 일부 식각하고, 나머지는 예컨대, BOE(Buffered Oxide Etch) 용액으로 등방성의 습식 식각을 수행한다.
이때, 상기 타측 게이트 영역의 공핍형 고전자 이동도 트랜지스터(HEMT)의 감광막 패턴에서는 최하층의 제1 감광막(150) 예컨대, 코폴리머(Co-polymer)가 완전히 식각되도록, 비등방성의 절연막(140) 건식 식각 공정 하에서의 상기 제1 감광막(150)의 식각률을 고려해서 최하층의 제1 감광막(150)의 종류 및 두께, 그리고 상기 절연막(140)의 종류 및 두께를 선택하여야 한다.
다시 말해서, 상기 일측 게이트 영역의 절연막(140)에 대한 건식식각 공정에서, 상기 타측 게이트 영역의 노출된 최하층 감광막(150)이 식각되어 타측 게이트 영역에서 절연막(140)이 노출될 수 있도록, 상기 절연막(140)의 두께, 절연막(140)의 건식식각 공정 조건 및 최하층 감광막(150)의 종류와 두께가 선정되는 것이 바람직하다.
다시 말해서, 상기 일측 게이트 영역의 절연막(140)에 대한 건식식각 공정에서, 상기 타측 게이트 영역의 노출된 최하층 감광막(150)이 식각되어 타측 게이트 영역에서 절연막(140)이 노출될 수 있도록, 상기 절연막(140)의 두께, 절연막(140)의 건식식각 공정 조건 및 최하층 감광막(150)의 종류와 두께가 선정되는 것이 바람직하다.
한편, 상기 비등방성의 절연막(140) 식각 공정은 예컨대, CF4 가스(Gas), CF4와 CHF3의 혼합가스, CF4와 O2의 혼합가스 등을 이용하는 반응성 이온 식각(Reactive Ion Etching, RIE), 자력으로 증가된 반응성 이온 식각(Magnetically Enhanced Reactive Ion Etching, MERIE) 또는 유도결합 플라즈마(Inductive coupled plasma, ICP) 등과 같은 건식 식각 장비에 의해서 진행됨이 바람직하다.
도 1f를 참조하면, 상기 일측 게이트 영역에 노출된 반도체 표면 즉, 상기 기판(100) 상에 형성된 캡층(120)이 노출된 증가형 고전자 이동도 트랜지스터(HEMT)의 게이트 영역에서의 감광막 패턴에 대해서 반도체 즉, 소정 두께의 캡층(120)을 식각하는 1차 리세스(recess) 공정을 수행하여 상기 캡층(120) 상에 제1 게이트 리세스 영역(190b)을 형성한다.
이때, 상기 타측 게이트 영역의 공핍형 고전자 이동도 트랜지스터(HEMT)의 게이트 영역에서의 감광막 패턴을 통해서 상기 기판(100) 상에 상기 절연막(140)이 노출되어 있으므로, 반도체 식각 공정 중에 식각이 진행되지 않는다.
도 1g를 참조하면, 상기 타측 게이트 영역의 절연막(140)이 노출된 패턴 즉, 제1 감광막(150) 상의 개구 영역(195a)을 예컨대, BOE 용액 또는 반응성 이온 식각법(RIE) 등으로 식각 공정을 수행하여 반도체 표면 즉, 상기 기판(100) 상에 형성된 캡층(120)이 상기 타측 게이트 영역인 공핍형 고전자 이동도 트랜지스터(HEMT)의 감광막 패턴에서도 노출되도록 기판(100) 상의 제2 개구 영역(195b)을 형성한다.
이때, 상기 증가형 고전자 이동도 트랜지스터(HEMT)의 감광막 패턴에서 노출된 반도체 표면에 대한 플라즈마 손상을 방지하기 위하여 예컨대, BOE 용액으로 절연막(140) 식각 공정을 수행함이 바람직하다.
도 1h를 참조하면, 상기 일측 및 타측 게이트 영역의 반도체, 즉, 상기 기판(100) 상에 형성된 활성층(110) 및 캡층(120)을 식각하는 2차 리세스(recess) 공정을 수행한다. 결과적으로, 상기 일측 및 타측 게이트 영역의 증가형 모드와 공핍형 모드의 고전자 이동도 트랜지스터(HEMT)를 제작할 제1 내지 제4 감광막(150 내지 180)에서의 반도체 기판의 식각 깊이가 서로 다르게 제작된다.
다시 말해서, 상기 일측 게이트 영역에서의 게이트 리세스 공정에 의한 기판의 식각 깊이는 1차 및 2차 두 번의 리세스 공정에 의해 결정되어지나, 상기 타측 게이트 영역에서의 게이트 리세스 공정에 의한 기판의 식각 깊이는 2차 리세스 공정에 의해서만 결정되므로, 상기 일측과 상기 타측 영역의 게이트 리세스 공정에 의한 기판의 식각 깊이는 각각 다르게 형성되어 진다.
다시 말해서, 상기 일측 게이트 영역에서의 게이트 리세스 공정에 의한 기판의 식각 깊이는 1차 및 2차 두 번의 리세스 공정에 의해 결정되어지나, 상기 타측 게이트 영역에서의 게이트 리세스 공정에 의한 기판의 식각 깊이는 2차 리세스 공정에 의해서만 결정되므로, 상기 일측과 상기 타측 영역의 게이트 리세스 공정에 의한 기판의 식각 깊이는 각각 다르게 형성되어 진다.
즉, 상기 타측 게이트 영역에서의 트랜지스터의 게이트 영역에서는 상기 활성층(110)이 노출되도록 상기 캡층(120)을 식각하고, 다른 일측 게이트 영역에서의 트랜지스터의 게이트 영역에서는 상기 활성층(110)의 소정 두께까지 식각하여 서로 다른 식각 깊이를 갖도록 한다.
도 1i를 참조하면, 상기 일측 및 타측의 제1 내지 제4 감광막(150 내지 180)의 게이트 영역에 예컨대, 고전자 이동도 트랜지스터(HEMT) 소자의 경우 Ti막, Pt막 및 Au막을 차례로 증착시킨 금속층인 게이트 금속(200)을 증착한 후 예컨대, 리프트 오프(lift-off) 공정을 수행하여 상기 제1 내지 제4 감광막(150 내지 180)을 제거함으로써, 티형 게이트 전극을 제작하여 모드 또는 문턱전압이 다른 트랜지스터들을 제작할 수 있다.
전술한 본 발명에 따른 전계효과 트랜지스터의 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 전계효과 트랜지스터의 제조방법에 따르면, 다층의 감광막을 이용한 리소그라피 공정, 감광막 및 절연막의 건식 식각선택비를 이용하여 서로 다른 문턱전압을 가지는 각기 다른 트랜지스터를 한 기판 상에 동시에 제조함으로써, 모드 또는 문턱전압이 서로 다른 트랜지스터를 동일 기판 상에 제조하는데 있어 별도의 마스크 패턴 없이 제작 할 수 있어 공정 단가를 낮추고, 소자의 안정성 및 생산성을 향상시킬 수 있는 이점이 있다.
Claims (12)
- (a) 기판 상부의 소스-드레인 영역에 오믹금속층을 형성하는 단계;(b) 상기 결과물의 전체 상부에 절연막 및 다층의 감광막을 형성한 후, 상기 오믹금속층 이외의 일측 게이트 영역에 상기 절연막이 노출되도록 함과 동시에 상기 오믹금속층 이외의 타측 게이트 영역에 최하층의 감광막이 노출되도록 하여 서로 다른 형태의 감광막 패턴을 형성하는 단계;(c) 상기 일측 및 타측 게이트 영역의 감광막 패턴을 식각마스크로 이용하여, 상기 일측 게이트 영역에 노출된 절연막 및 상기 타측 게이트 영역에 노출된 최하층의 감광막이 동시에 식각되도록 하여, 상기 일측 게이트 영역에 상기 기판 및 상기 타측 게이트 영역에 상기 절연막을 노출시키는 단계;(d) 상기 단계(c)를 통해 노출된 상기 일측 게이트 영역의 기판에 1차 리세스 공정을 수행하여 상기 노출된 기판의 소정 두께를 식각한 후, 상기 단계(c)를 통해 노출된 상기 타측 게이트 영역의 절연막을 식각하여 상기 타측 게이트 영역에 상기 기판을 노출시키는 단계;(e) 2차 리세스 공정을 수행하여 상기 일측 및 타측 게이트 영역에서 각각 상기 기판상에 서로 다른 식각 깊이를 갖는 게이트 리세스 영역들을 형성하는 단계; 및(f) 상기 게이트 리세스 영역 상부에 소정의 게이트 금속을 증착한 후 상기 감광막 패턴을 제거하는 단계를 포함하여 이루어진 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(a)에서 상기 기판과 상기 오믹금속층 사이에 소정 두께의 활성층 및 캡층을 순차적으로 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(a)에서 상기 오믹금속층은 상기 소스-드레인 영역을 감광막 패턴으로 정의한 후 소정의 오믹금속을 증착하고, 급속 열처리(RTA)를 통하여 형성되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(b)에서 상기 절연막의 두께는 상기 감광막의 식각률과 게이트의 다리 높이에 의해 결정되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(b)에서 상기 다층의 감광막은 최하층에서 최상층까지의 구조가 코폴리머(Co-polymer)/폴리메틸메타크릴레이트(PMMA)/코폴리머(Co-polymer)/폴리메틸메타크릴레이트(PMMA) 또는 코폴리머(Co-polymer)/ZEP/PMGI/ZEP로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(b)는,(b-1) 상기 다층의 감광막을 적정 도즈로 노광 및 현상하여 서로 다른 게이트 영역에 티형 게이트의 머리 영역을 정의하는 단계; 및(b-2) 상기 서로 다른 게이트 영역에 서로 다른 도즈로 노광 및 현상하여 상기 일측 게이트 영역에 상기 절연막이 노출되도록 하고 상기 타측 게이트 영역에 상기 최하층의 감광막이 노출되도록 게이트의 다리 영역을 정의하는 단계로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 6 항에 있어서 , 상기 단계(b-2)에서 상기 티형 게이트의 다리 영역을 정의할 때, 상기 일측 게이트 영역의 감광막 패턴은 상대적으로 높은 도즈로 노광하여 최하층의 감광막 현상 시 패턴이 정의되도록 하여 감광막 패턴으로 상기 절연막이 노출되도록 하고, 상기 타측 게이트 영역의 감광막 패턴은 상대적으로 낮은 도즈로 노광하여 현상 시 최하층의 감광막이 패턴이 정의되지 않도록 하여 감광막 패턴으로 최하층의 감광막이 노출되도록 하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(b)에서 상기 감광막 패턴은 서로 다른 도즈로 노광되어 최하층 감광막의 패턴 형성 여부에 따라 서로 다른 감광막 패턴들을 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(c)에서 상기 절연막은 일부를 건식 식각 공정을 이용하여 식각한 후 나머지를 BOE 용액으로 등방성의 습식 식각 공정을 이용하여 식각하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 건식 식각 공정은 반응성 이온 식각(RIE), 자력으로 증가된 반응성 이온 식각(MERIE) 또는 유도결합 플라즈마(ICP) 중 어느 하나의 장비에 의해 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 10 항에 있어서, 상기 건식 식각 공정에서 CF4 가스, CF4와 CHF3의 혼합가스 및 CF4와 O2의 혼합가스를 이용하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 단계(f)에서 상기 감광막 패턴은 리프트 오프 공정을 통하여 제거되는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
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