JP2013004572A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造する。
【解決手段】可視光に対して透明な半導体基板１の表面にソース電極２及びドレイン電極３を形成する。半導体基板１の表面においてソース電極２とドレイン電極３との間に表側ゲート電極４を形成する。半導体基板１の表面においてソース電極２とドレイン電極３との間以外の領域に合わせマーク５を形成する。半導体基板１を透過して見える合わせマーク５に基づいて半導体基板１を位置合わせして、半導体基板１の裏面において表側ゲート電極４と対向する位置に裏側ゲート電極６を形成する。
【選択図】図２

Description

本発明は、基板の裏面において表側ゲート電極と対向する位置に裏側ゲート電極を設けた半導体装置の製造方法に関する。
オフ特性を向上させるために、ソース電極とドレイン電極との間に複数のゲート電極を設けたトランジスタが提案されている（例えば、特許文献１参照）。歩留まりを高めるには、ゲート電極の間隔を一定以上に確保する必要がある。従って、ソース電極とドレイン電極の間隔が大きくなるため、オン抵抗が増大し、電圧降下が発生し、出力が損失し、素子のオン特性の低下を招いていた。このようにオン特性とオフ特性がトレードオフの関係にあった。
これに対して、基板の裏面において表側ゲート電極と対向する位置に裏側ゲート電極を設けたトランジスタが提案されている（例えば、特許文献２参照）。これにより、表裏両側から電流のオン・オフ制御が可能となり、オフ特性が向上する。また、ソース電極とドレイン電極の間隔は大きくならないため、オン特性の低下を防ぐこともできる。
特開２００７−７３８１５号公報 特開平９−８２９４０号公報
一般に、表側と裏側のパターンを位置合わせする場合には、基板の表側と裏側を同時に顕微鏡で観察する両面アライナーを用いる。しかし、両面アライナーの位置合わせ精度は数〜数十μｍであるため、サブミクロン以下の位置合わせが要求されるトランジスタの製造には適用できない。
特許文献２では、裏側ゲート電極を形成する際に、表側ゲート電極をマスクとして、裏面に塗布したレジストを表面から露光する。このため、表側ゲート電極がＴ字型である場合、裏側ゲート電極のゲート長は表面ゲート電極のゲート長よりも長くなる。また、露光用の光を透過させるため、チャネル厚に制約がある。また、実際の半導体装置では表側ゲート電極上に保護膜やメッキ配線が設けられているため、表面から露光することは困難である。
本発明は、上述のような課題を解決するためになされたもので、その目的は設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造することができる製造方法を得るものである。
本発明に係る半導体装置の製造方法は、可視光に対して透明な半導体基板の表面にソース電極及びドレイン電極を形成する工程と、前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間に表側ゲート電極を形成する工程と、前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間以外の領域に合わせマークを形成する工程と、前記半導体基板を透過して見える前記合わせマークに基づいて前記半導体基板を位置合わせして、前記半導体基板の裏面において前記表側ゲート電極と対向する位置に裏側ゲート電極を形成する工程とを備えることを特徴とする。
本発明により、設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造することができる。
本発明の実施の形態１に係る半導体装置を示す上面図である。 図１のＩ−ＩＩに沿った断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。図２は図１のＩ−ＩＩに沿った断面図である。半導体基板１は可視光に対して透明であり、例えばＳｉＣやＧａＮなどのワイドギャップ半導体である。
半導体基板１の表面にソース電極２とドレイン電極３が設けられ、両者の間に表側ゲート電極４が設けられている。半導体基板１の表面においてソース電極２とドレイン電極３との間以外の領域に合わせマーク５が設けられている。半導体基板１の裏面において表側ゲート電極４と対向する位置に裏側ゲート電極６が設けられている。裏側ゲート電極６は、半導体基板１の裏面に設けられた凹部７内に配置されている。
ソース電極２とドレイン電極３は例えばＡｕである。表側ゲート電極４、合わせマーク５、及び裏側ゲート電極６は例えばＰｔ／Ａｕである。表側ゲート電極４と裏側ゲート電極６は、互いと電気的に接続され、それぞれ半導体基板１の表面と裏面にショットキー接合している。この表側ゲート電極４と裏側ゲート電極６にゲート電圧を印加することにより、ソース電極２とドレイン電極３の間に流れる電流のオン・オフを制御する。
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図３〜図１０は本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
まず、図３に示すように、半導体基板１の表面にフォトレジスト８を塗布する。露光及び現像によりフォトレジスト８にソース電極２とドレイン電極３用のパターンを形成する。
次に、図４に示すように、半導体基板１の表面にソース電極２とドレイン電極３を蒸着リフトオフにより形成する。その後、フォトレジスト８を除去する。
次に、図５に示すように、半導体基板１の表面にフォトレジスト９を塗布する。露光及び現像によりフォトレジスト９に表側ゲート電極４と合わせマーク５用のパターンを形成する。
次に、図６に示すように、半導体基板１の表面に表側ゲート電極４と合わせマーク５を蒸着リフトオフにより同時に形成する。ただし、表側ゲート電極４はソース電極２とドレイン電極３との間に形成し、合わせマーク５はソース電極２とドレイン電極３との間以外の領域に形成する。その後、フォトレジスト９を除去する。
次に、図７に示すように、半導体基板１の表面に保護用のフォトレジスト１０を塗布する。そして、図８に示すように、半導体基板１の裏面を上に向けて、ガラス基板等の支持基板１１に半導体基板１を貼り付ける。
次に、図９に示すように、半導体基板１を透過して見える合わせマーク５に基づいて半導体基板１を通常のステッパー（縮小投影型露光装置）により位置合わせする。半導体基板１の裏面にフォトレジスト１２を塗布する。露光及び現像によりフォトレジスト１２に裏側ゲート電極６用のパターンを形成する。このパターンを用いて半導体基板１の裏面に凹部７を形成する。
次に、図１０に示すように、半導体基板１の裏面において表側ゲート電極４と対向する位置に裏側ゲート電極６を蒸着リフトオフにより形成する。その後、フォトレジスト１２を除去する。半導体装置を支持基板１１から剥離し、フォトレジスト１０を除去する。以上の工程により本実施の形態に係る半導体装置が製造される。
続いて、本実施の形態の効果を説明する。半導体基板１の裏面において表側ゲート電極４と対向する位置に裏側ゲート電極６を設けるため、表裏両側から電流のオン・オフ制御が可能となり、オフ特性が向上する。
また、ソース電極２とドレイン電極３との間以外の領域に合わせマーク５を形成するため、ソース電極２とドレイン電極３の間隔は大きくならない。従って、オン特性の低下を防ぐことができる。
また、半導体基板１を透過して見える合わせマーク５に基づいて位置合わせするため、表側ゲート電極４に対して裏側ゲート電極６を精度良く位置合わせすることができる。
また、従来は裏面に塗布したレジストを表面から露光する必要があったが、本実施の形態では半導体基板１を透過して合わせマーク５が見えればよい。従って、従来の方法に比べてチャネル厚の制約が軽い。
また、本実施の形態では裏側ゲート電極６を形成する際に裏面から露光するため、表面から露光する従来の方法に比べて製造が容易である。
よって、本実施の形態に係る半導体装置の製造方法により、設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造することができる。
また、表側ゲート電極４と合わせマーク５を同時に形成するため、合わせマーク５を形成するための製造工程を新たに追加する必要はない。
実施の形態２．
図１１は、本発明の実施の形態２に係る半導体装置を示す断面図である。本実施の形態では、表側ゲート電極４はＴ字型である。表側ゲート電極４のゲート長は、裏側ゲート電極６のゲート長と同じである。その他の構成及び製造方法は実施の形態１と同様である。
表側ゲート電極４がＴ字型である場合、表側ゲート電極４をマスクとして裏面に塗布したレジストを表面から露光する従来の方法では、裏側ゲート電極６のゲート長は表側ゲート電極４のゲート長よりも長くなる。これに対して、本実施の形態では、裏側ゲート電極６を形成する際に裏面から露光するため、表側ゲート電極４のゲート長を裏側ゲート電極６のゲート長と同じにすることができる。
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置を示す断面図である。本実施の形態では、凹部７内に絶縁体１３を充填して裏側ゲート電極６を絶縁体１３で覆う。絶縁体１３は例えばＳｉＮである。その後に、半導体基板１の裏面に、ソース電極２と電気的に接続されたダイボンド用のメタル１４を形成する。その他の構成及び製造方法は実施の形態１と同様である。このように裏側ゲート電極６を絶縁体１３で覆うことにより、裏側ゲート電極６とソース電極２が短絡するのを防ぐことができる。
実施の形態４．
図１３及び図１４は、本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。まず、図１３に示すように、ソース電極２とドレイン電極３上に半田バンプ１５を形成する。次に、図１４に示すように、半導体基板１の表面を回路基板１６側に向けて、半田バンプ１５を介してソース電極２及び前記ドレイン電極３を回路基板１６の電極１７に接合する。即ち、半導体装置を回路基板１６にフェイスダウンで実装する。これにより、半導体基板１の裏面の裏側ゲート電極６が回路基板１６に接触して物理的に破壊されるのを防ぐことができる。
１ 半導体基板
２ ソース電極
３ ドレイン電極
４ 表側ゲート電極
５ 合わせマーク
６ 裏側ゲート電極
７ 凹部
１３ 絶縁体
１４ メタル
１５ 半田バンプ
１６ 回路基板
１７ 電極

Claims (5)

  1. 可視光に対して透明な半導体基板の表面にソース電極及びドレイン電極を形成する工程と、
    前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間に表側ゲート電極を形成する工程と、
    前記半導体基板の表面において前記ソース電極と前記ドレイン電極との間以外の領域に合わせマークを形成する工程と、
    前記半導体基板を透過して見える前記合わせマークに基づいて前記半導体基板を位置合わせして、前記半導体基板の裏面において前記表側ゲート電極と対向する位置に裏側ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記表側ゲート電極と前記合わせマークを同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記表側ゲート電極はＴ字型であり、
    前記表側ゲート電極のゲート長は、前記裏側ゲート電極のゲート長と同じであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記半導体基板の裏面に凹部を形成する工程と、
    前記凹部内に前記裏側ゲート電極を形成する工程と、
    前記凹部内に絶縁体を充填して前記裏側ゲート電極を前記絶縁体で覆う工程と、
    前記絶縁膜を充填した後に、前記半導体基板の裏面に、前記ソース電極と電気的に接続されたダイボンド用のメタルを形成する工程とを更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記ソース電極及び前記ドレイン電極上に半田バンプを形成する工程と、
    前記半導体基板の表面を回路基板側に向けて、前記半田バンプを介して前記ソース電極及び前記ドレイン電極を前記回路基板の電極に接合する工程とを更に備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
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