KR100276077B1 - 미세 티자형 게이트 전극의 제작방법 - Google Patents
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Abstract
본 발명은 게이트의 길이와 수직방향의 높이를 조절할 수 있고, 게이트 누설 전류를 줄일 수 있는 미세 선폭의 T자형 게이트 전극을 제어성 좋게 한 반도체 소자의 미세 T자형 게이트 전극 제작방법에 관한 것이다. 이 방법을 살펴보면, 기판(1)위에 활성층(2)과 캡층(3)을 성장한 후 오믹 금속층(4)을 형성하고, 표면 보호 및 게이트 다리의 높이 조절용 절연막(5)을 증착한다. 그 후 게이트 다리 및 머리용 레지스트(6, 7)를 도포하고 열처리 한다. 게이트 패턴부(8)를 형성하고, 게이트 길이 조절용 절연막(9)을 증착한다. 절연막의 비등방성 식각 공정으로 측면부(10a)를 남기고 바닥부는 제거한다. 다단계 게이트 리세스 공정으로 등방성 식각부(11a), 선택 식각부(11b), 저속 식각부(11c)를 형성한다. 그리고나서, 게이트 금속막(12)의 증착 및 리프트 오프 공정에 의한 T자형 게이트 금속을 완성한다. 이에 따라서, 전자빔 리소그래피를 절연막과 리세스 식각 방법과 결합하여 T자형 게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 높이 및 머리부의 크기를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고, 동시에 머리부와 게이트 접촉면과의 분리거리를 크게 하여 게이트 기생성분을 줄일 수 있게 하며, 다단계 식각 방법으로 게이트 누설 전류를 억제하여 소자의 특성을 향상 시킬 수 있도록 한 것이다. 각 소자의 게이트 금속의 다리 높이는 초기의 절연막과 레지스트의 두께로 조정하고, 전자빔의 노광 에너지와 절연막의 두께로 길이를 조정하며, 머리부는 패턴 설계로 자유롭게 조절할 수 있도록 하므로써 기존의 공정 보다 재현성 있는 T자형 게이트 금속을 얻을 수 있도록 한 것이다. 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.
Description
본 발명은 초 고주파로 동작하는 소자의 게이트 제작에 사용이 가능하고 게이트 전극의 기생성분이 적고, 신뢰성이 높으며, 고속 동작이 가능한 소자를 제작하는데 필요한 T자형 게이트 제작방법에 관한 것으로서, 특히 미세 게이트 길이와 긴 다리를 가지는 게이트를 형성하고 게이트 누설전류를 억제하기 위한 미세 T자형 게이트 제작방법에 관한 것이다.
먼저, 본 발명과 관련된 선행특허들을 살펴보면, 그 제 1 예로서, 동일 발명자가 출원한 "ECR 절연막의 수평성장을 이용한 매우 짧은 게이트 금속의 형성방법(한국특허등록번호 제 126555 호)" 및 "저온 절연막을 이용한 게이트 금속의 형성방법(한국특허등록번호 제 126556 호)"은, 절연막 및 ECR 절연막을 이용한 매우 짧은 게이트 금속의 형성방법에 관한 것이다. 이 예는, 이단계 식각방법으로 저손상 계면을 형성하고, 절연막의 두께 조절에 의해 게이트 금속 길이를 짧게 조절하여 소자의 성능을 향상시키고, 광학리소그래피로 0.5미크론 이하의 게이트를 제작할 수 있다는 것이다.
또한, 선행특허의 제 2 예로서, 동일 발명자가 출원한 "이단계 식각공정을 이용한 게이트 금속의 형성방법(한국특허등록번호 제 117350 호)"은, 게이트 리세스 식각을 위해 습식식각과 건식식각을 병행한 이단계 식각방법에 의해 저손상 계면을 형성하고, 이를 바탕으로 용이한 리프트 오프로 게이트 금속선을 형성함으로써, 소자의 신뢰도를 향상시켜 경제성을 개선시킨 것이다.
그리고 본 발명과 관련된 선행논문의 제 1 예로서, "Photo/EB Hybrid Exposure Process for T-shaped Gate Super Low Noise HEMTs(Electronics Letters, pp. 2011-2012, 1991, 저자 : K. Hosogi)"은, 광과 전자빔 노광을 이용한 T형 게이트 금속의 형성방법에 관한 것이다. 이 예는, PMMA막과 PMIPK막을 사용하여 레지스트 사이의 반응방지를 하고, 스테퍼에 의한 광노광과 전자빔에 의한 노광을 병행하여 사용하여 전자빔에 의한 노광시간을 대폭 줄일 수 있는 T형 게이트를 형성방법이다. 또한, 선행논문의 제 2 예로서, "Submicron T-shaped Gate HEMT Fabrication Using Deep-UV Lithography(Electron Device Letters, vol.15 No.8, pp.277-279, 1994)"는, 원자외 광원(Deep-UV)을 이용한 T형 게이트 금속의 형성방법에 관한 것이다. 이 예는, PMMA/PMIPK/PMMA를 사용하고, 원자외 광원에 의한 광노광을 사용하여 노광함으로써 노광시간을 대폭 감소시키지만, 미세패턴 형성이 어렵고, 패턴의 재현성이 없다.
상기와 같은 선행특허들 및 선행논문들에 비해서, 본 발명은 게이트 길이와 다리의 높이를 각각 조절할 수 있고, 2개의 절연막과 다단계 게이트 리세스를 이용한 매우 짧은 게이트 금속을 형성할 수 있으며, 또한 리소그래피의 한계를 초월하여 게이트 길이와 높이를 조절할 수 있는 것이다.
한편, 종래의 기술에서는 게이트 전극의 단면적이 작아서 게이트 저항이 높으며 게이트 길이는 전자빔 리소그래피 공정의 해상력에만 의존한다. 이 경우 게이트 길이는 줄일 수 있으나 단면적이 커져 저항이 증가한다.
또한, 종래기술에서는 게이트 다리부분의 높이도 레지스트 두께에만 의존하므로 공정의 조절이 어려운 단점이 있고 기생성분이 증가하는 단점이 있다. 또한 소자의 제작 공정에서 가장 중요한 영향을 주는 게이트 리세스(recess) 식각 공정이 일단계 혹은 이단계로 구성되어 있으며, 게이트와 캡이 붙어있어서 누설전류가 발생하며, 등방성 식각 공정에서는 식각의 정밀도를 높일 수 없는 단점이 있다.
예를 들어, GaAs HEMT(고전자 이동도 트랜지스터)소자의 특성은, 게이트 리세스 식각에 의해 크게 좌우되기 때문에 게이트 리세스 식각을 위해 여러 가지 방법을 적용한다. 일반적으로 게이트 리세스 공정 시에 습식 식각 공정이나 건식 식각 공정만의 사용이 일반적이다. 그러나 습식 식각 공정만으로 리세스 식각을 하면 수평방향의 식각 때문에 게이트와 소스, 드레인 사이의 저항이 증대하고 금속이 없는 부분의 표면 공핍의 영향으로 소스와 드레인 사이의 전류통로가 끊어질 수 있다. 그리고 건식 식각만으로 공정을 하면 표면의 오염과 손상이 유발되어 계면 특성이 나빠지는 문제가 있다.
상기와 같은 문제점을 갖는 종래기술의 일예를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래 제작방법에 의해 완성된 게이트 단면도로서, 화합물 반도체 기판인 반절연성 갈륨비소 기판(1) 위에 활성층(2)과 캡층(3)을 순차로 성장하고, 소스 및 드레인 영역을 식각에 의해 정의한 후 소스 및 드레인 오믹 금속층(AuGe/Ni/Au; 4)을 형성하고, 이 위에 1차 레지스트(6)을 형성하고, 게이트용 마스크로 게이트 전극용 패턴인 게이트 영역(12)을 정의한 후, 이 게이트 영역(12)에 게이트 금속을 증착하고, 그 게이트 금속을 리프트 오프(Lift-off)하여 게이트 전극용 금속을 형성한 것을 나타낸다.
이와 같은 도 1의 제조 방법에서는 게이트 전극 형성용 레지스트 패턴(6)을 기존의 노광 방법인 스테퍼(stepper)나 전자빔을 사용하여 노광을 한다. 이 방법에 의해 게이트를 형성하는 경우에는 레지스트 패턴(6)의 머리부를 제작하기 어렵고, 좁은 게이트 길이를 제작하는데 한계가 있다. 따라서 게이트 저항이 커지기 때문에 소자의 성능 개선에 한계가 있게 된다. 또한 게이트 길이는 리소그래피 장비의 해상력에만 의존하므로 긴 다리를 가지는 게이트 금속을 형성하기는 곤란하고, 또한 게이트 금속 주위에 캡층(3)과 연결되어 있어서 게이트 누설전류가 발생한다. 이 때문에 우수한 성능의 소자를 제작하기 어렵다. 그러므로 보다 우수한 성능을 가지는 게이트 금속 형성 공정을 개발할 필요가 있다.
상기와 같은 문제점들을 해결하기 위한 필요성에 따라 안출된 본 발명은 보조 절연막을 리소그래피 공정이후에 사용하여 게이트를 형성함으로써 선폭이 작은 미세 T자형 게이트를 손쉽게 형성하고, 다단계 리세스 식각 공정에 의해 저손상 게이트 금속 계면을 형성하며, 그리고 다단계 리세스 식각 공정과 초기 절연막의 두께 조절로 게이트 다리의 높이를 자유롭게 조절하는 방법을 제시한다.
이와 같은 본 발명에서는 매우 미세한 게이트 길이와 넓은 게이트 머리 면적을 가지며, 머리와 다리의 분리도가 큰, 즉 긴 게이트 다리를 가지는 T자형 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 소자의 전극을 제작하는 방법을 제공하고, 또한 종래 방법에서 발생하는 게이트 누설전류를 줄이는 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제작된 T자형 게이트의 단면도,
도 2는 본 발명에 따른 미세 T자형 게이트의 단면도,
도 3a 내지 도 3i은 본 발명인 미세 T자형 게이트의 제작 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반절연 갈륨비소 기판 2 : 활성층
3 : 캡층 4 : 소스 및 드레인 오믹 금속층
5,9 : 제 1, 제 2 절연막 6,7 : 제 1, 제 2 레지스트
8,8a,8b : 게이트 영역의 패턴 형성부
10a : 제 2 절연막의 측면부 10b : 최종 게이트 길이부
11a,11b,11c : 게이트 리세스 부 12,12a,12b : 게이트 금속 영역
본 발명에서는 게이트 길이를 미세하게 형성하고, 다리의 길이가 긴 T자형 게이트를 제작하며, 게이트 누설 전류를 줄이는 방법을 제안한다. 본 발명은 좁은 길이이고 수직방향으로 다리의 길이가 긴 미세 선폭의 T자형 게이트 전극을 제어성 좋게 제조할 수 있게 하는 제조 방법을 제공한다.
상기와 같은 목적을 달성하기 위한 미세 T자형 게이트 전극의 제작방법은, 화합물 반도체 기판 위에 활성층과 캡층을 성장한 후 오믹 금속층을 형성하고, 이 위에 기판의 표면 보호 및 게이트 다리의 높이를 조절하기 위한 제 1 절연막을 형성하는 제 1 공정과, 상기 제 1 절연막 위에 게이트의 다리용 제 1 레지스트와 머리용 제 2 레지스트를 순차로 각기 도포한 후 열처리하는 제 2 공정과, 상기 레지스트들을 전자빔에 의해 노광한 후 현상하여 T자형 게이트의 머리용 및 다리용 패턴을 동시에 형성하는 제 3 공정과, 상기 게이트 패턴에 제 2 절연막을 저온에서 형성하여 게이트 길이를 조절하는 제 4 공정과, 상기 형성된 제 2 절연막의 측면만을 남기면서 상기 게이트 다리 패턴에 위치한 제 1 절연막 일부만을 비등방성 식각하는 제 5 공정과, 상기 식각 후, 다단계 게이트 리세스를 수행하는 제 6 공정과, 그리고 게이트 리세스 공정 후, 전자빔을 사용하여 게이트 금속을 증착하고서 리프트 오프 공정에 의해 T자형 게이트를 완성하는 제 7 공정으로 이루어진 것을 특징으로 한다.
그리고, 이러한 본 발명은 전자빔과 보조 절연막을 사용하여 미세 T자형 게이트 패턴을 형성하고, 다 단계 식각 방법에 의하여 저손상 게이트 금속 계면을 형성하여 미세 T자형 금속 게이트를 형성할 수 있도록 하므로써 미세 게이트를 갖는 MESFET, HEMT등 소자의 제작에 사용할 수 있도록 한 것이다. 초 고주파로 동작하는 소자의 게이트 제작에 사용이 가능하고 게이트 전극의 기생성분이 적고, 신뢰성이 높으며, 고속 동작이 가능한 소자를 만들 수 있게 한다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 방법으로 종래의 방법과의 비교를 위한 개략도이고,도 3은 본 발명에 의하여 T자형 게이트를 형성하는 방법의 실시 예를 나타내는 것이다. 그 제조공정을 다음과 같이 도 3에 의거하여 상세하게 설명한다.
먼저, 도 3a에 도시된 바와 같이, 화합물 반도체 기판인 반절연성 GaAs 기판(1)위에 예를들면 HEMT 소자인 경우 InGaAs/AlGaAs 활성층(2)과 GaAs 캡층(3)을 성장한 후, 소오스 및 드레인 오믹 금속층(AuGe/Ni/Au)(4)을 형성하고, 그 위에 도 3b에서와 같이, 제 1 절연막인 기판의 표면 보호 및 게이트 다리의 높이 조절용 절연막(5)을 증착한다.
그 후, 도 3c에서와 같이, 게이트 다리용 1차 레지스트(6)를 도포하고 열처리 한 다음, 게이트 머리용 2차 레지스트(7)를 도포하고 열처리 한다. 이 때, 사용하는 1차 레지스트(6)는 PMMA를 사용하며 균일하게 도포한 후 180℃ 정도의 온도에서 열처리한다. 그리고, 이러한 1차 레지스트(6)의 두께는 절연막(5)의 두께와 합하여 게이트 바닥과 머리부 사이에 해당하는 게이트 다리의 높이 조절용으로 사용된다. 게이트 다리의 높이가 높아지면 기생용량등을 감소시켜 소자의 특성을 개선시킨다. 그리고 상기 2차 레지스트(7)는 P(MMA/MAA)를 사용하며, 그 두께는 1 미크론 정도이고, 균일하게 도포한 후 180℃ 정도의 온도에서 열처리한다. 이때, 상기 게이트 머리부분의 크기는 마스크 패턴의 크기로 조절한다.
그 후, 도 3d에서와 같이, 상기 레지스트들(6,7)을 전자빔을 사용하여 머리부와 다리부의 에너지를 1 : 10 정도의 비율로 조정하여 노광한 후, IPA/MIBK용액을 사용하여 일정한 온도 예를 들면, 20℃에서 현상한다. 이에 따라, 도 3d에 도시된 바와 같이, 초기 T자형 게이트 영역의 패턴(8, 8a, 8b)이 형성된다.
그리고, 상기 도 3d에서 형성된 결과물 전면에 도 3e에서와 같이 제2 절연막인 게이트 길이 조절용 절연막(9)을 약 100℃정도의 저온에서 형성한다. 이 때 두께 t는 절연막(9)의 기울기 각도가 a, 원하는 게이트 길이를 L이라고 하고 초기에 1차 레지스트(6)에 형성된 게이트의 다리의 높이를 Lo라 할 때 t=(Lo-L)/2/sin(a)로 결정된다.
상기 도 3d 공정과 도 3e 공정에 상술한 바와 같이, 미세 게이트의 다리부분의 높이를 상기 전자빔의 노광 에너지 조절과 제 2 절연막(9)의 두께로 미세하게 조절할 수가 있다.
그 후, 도 3f에 도시된 바와 같이, 상기 형성된 측면의 절연막(10a)은 그대로 두고 바닥 방향의 절연막만 식각하기 위하여 비등방성 반응성 이온에칭(RIE)식각 방법으로 상기 절연막(9)을 식각한다. 이 때, 식각에 의해 상기 바닥 방향의 절연막(9) 하부에 형성된 상기 표면보호 및 게이트 다리의 높이 조절용 절연막(5)이 일부 식각된다. 그리고, 이 도면에서, 도면부호 '10b'는 최종 게이트 길이부에 해당된다.
일반적으로는 게이트 리세스 공정 시에 건식 식각도 사용되고는 있으나 습식 식각이 많이 사용된다. 그러나 습식 식각 공정 만으로 리세스 식각을 하면 수평방향의 식각 때문에 게이트와 소스, 드레인 사이의 저항이 증대하고 금속이 없는 부분의 표면 공핍의 영향으로 소스와 드레인 사이의 전류통로가 끊어질 수 있다. 그리고 건식 식각 만으로 공정을 하면 표면의 오염과 손상이 유발되어 계면 특성이 나빠진다. 따라서, 본 발명에서는 이러한 문제를 해결하기 위하여 다단계 식각 공정을 제안하였다. 즉, 도 3g는 그 다단계 게이트 리세스 공정을 나타낸다.
도 3g에서 보는 바와 같이, 1단계로 등방성 식각 공정을 사용하여 상기 캡층의 일부(11a)를 식각한다. 본 공정 단계에서는 게이트와 캡층(3)이 분리되게 하는 공정이며, 절연막(9)와 (5)를 비등방성 식각하는 공정에서 발생하는 표면 손상층을 제거해 주는 공정이다. 특히, 이 공정으로 게이트 누설전류를 감소시킬 수 있다.제 2 단계에서는 선택적 식각 공정을 사용하여 일 예로서 식각률 200Å/min 정도의 속도로 활성층(2)에서 식각 정지가 일어나게 캡층(3)의 나머지 부분(11b)을 식각하는 공정이다. 이 공정에서는 기판내의 문턱전압과 포화 전류의 균일도를 획기적으로 높일 수 있다. 마지막으로, 제 3 단계 식각은 소자의 정확한 문턱전압으로 조절하기 위한 일 예로 식각률 50Å/min 정도의 매우 느린 식각 공정을 사용하여 원하는 두께 만큼(11c) 상기 활성층(2)의 일부를 식각한다. 이와 같은 게이트 리세스 단계들에서는, 건식식각 공정만을 사용하여 다단계 식각 공정을 사용함로써, 한 챔버내에서 3단계 식각이 연속적으로 가능하며, 게이트 누설 전류를 줄이고, 웨이퍼 내에서 식각 균일도를 높이고, 문턱 전압 균일도를 개선 시켜 반도체 소자의 특성을 향상시키도록 한다. 아울러, 상기 다단계 리세스 식각은 습식식각과 건식식각을 병행하여 사용할 수 있다.
이와 같이 식각을 병행할 경우가 여러 방법이 있지만, 그 중의 일 예로는, 1단계를 습식, 2단계를 건식, 3단계를 습식으로 하거나, 또는 1, 2, 3 단계를 전부 건식으로 하고, 1, 3단계는 등방성 식각, 2단계는 비등방성 식각으로 할 수가 있다.
이렇게 해서 형성된 게이트 부분의 리세스 식각 공정이 완료되면, 전자빔을 사용하여 게이트 금속 Ti/Pt/Au 등을 순차적으로 증착(12, 12a, 12b)하여 도 3h에서와 같이, 게이트 금속이 형성된다. 상기 도 3g에서 만든 게이트 리세스 식각 프로파일이 리프트 오프공정에서 금속의 가장자리를 깨끗하게 정의 시켜 주도록 되어 있다.
최종적으로, 도 3i에 도시된 바와 같이, 리프트 오프 공정에 의하여 T자형 게이트 금속(12)을 완성한다.
이와 같은 본 발명의 방법은 HEMT소자의 게이트를 형성하는데 적용할 수 있으며, 또한 미세한 선폭의 배선 등에 적용될 수 있을 뿐 아니라 MESFET등의 소자 제작과 같이 미세 게이트가 요구되는 소자와 정밀한 리세스 식각 공정이 사용되는 소자의 제작에 이용할 수가 있다.
이상과 같은 본 발명은 전자빔과 리소그래피 공정과 절연막을 결합하여 미세 T자형 게이트 금속패턴을 형성하는 방법과 초기 절연막의 두께 조절로 게이트 다리의 높이를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고 동시에 게이트 금속의 기생성분을 줄일 수 있게 하여 소자의 특성을 향상 시킬 수 있도록 한 것이다.
아울러, 본 발명은 미세 게이트가 요구되는 소자에 사용할 수 있도록 고안되었으며, 건식 식각과 습식 식각이 가지고있는 문제를 해결하기 위하여 건식 식각과 습식 식각을 병행하거나 또는 건식식각 공정만을 사용한 다단계 식각 공정을 사용함로써 게이트 누설 전류를 줄이고, 웨이퍼 내에서 식각 균일도를 높이고, 문턱 전압 조절 및 균일도를 개선 시켜 반도체 소자의 특성을 향상시키도록 한다. 각 소자의 게이트 금속의 게이트 다리의 길이와 높이는 초기의 레지스트 두께와 전자빔의 노광 에너지로 조정하고 머리부의 모양은 패턴 설계 시 자유롭게 조절할 수 있도록 함으로서 기존의 공정 보다 재현성 있는 T자형 게이트 금속을 얻을 수 있도록 한 것이다.
그리고 본 방법을 사용하여 게이트 머리와 바닥을 동시에 형성하도록 하고, 다단계 리세스 방법도 하나의 건식식각 챔버내에서 할 수 있게 하여 추가의 공정이 불필요하며, 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다. 본 발명에 의한 방법은 기존의 방법에 비해 공정 수는 증가하지만 계면에서 생기는 문제점을 해결하고 소자의 신뢰도를 향상시켜 소자의 생산성을 크게 증대 시킬 수 있다.
Claims (8)
- 화합물 반도체 기판 위에 활성층과 캡층을 성장한 후 오믹 금속층을 형성하고, 이 위에 기판의 표면 보호 및 게이트 다리의 높이를 조절하기 위한 제 1 절연막을 형성하는 제 1 공정과;상기 제 1 절연막 위에 게이트의 다리용 제 1 레지스트와 머리용 제 2 레지스트를 순차로 각기 도포한 후 열처리하는 제 2 공정과;상기 레지스트들을 전자빔에 의해 노광한 후 현상하여 T자형 게이트의 머리용 및 다리용 패턴을 동시에 형성하는 제 3 공정과;상기 게이트 패턴에 제 2 절연막을 저온에서 형성하여 게이트 길이를 조절하는 제 4 공정과;상기 형성된 제 2 절연막의 측면만을 남기면서 상기 게이트 다리 패턴에 위치한 제 1 절연막 일부만을 비등방성 식각하는 제 5 공정과;상기 식각 후, 다단계 게이트 리세스를 수행하는 제 6 공정과; 및상기 게이트 리세스 공정 후, 전자빔을 사용하여 게이트 금속을 증착하고서 리프트 오프 공정에 의해 T자형 게이트를 완성하는 제 7 공정으로 형성하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
- 제 1 항에 있어서,게이트 저항을 줄이고 동시에 게이트 금속의 기생성분을 줄이기 위해 상기 제 1 절연막과 제 1 레지스트의 각 두께를 합한 두께에 따라 게이트 다리의 높이를 조절하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
- 제 1 항에 있어서,상기 제 1 레지스트의 두께에 따라 게이트 다리의 높이를 조절하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
- 제 1 항에 있어서,상기 제 2 절연막의 두께(t)는 하기 수학식 1에 따라 형성하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.(수학식 1)t=(Lo-L)/2/sin(a) (여기서, a 는 제 2 절연막의 기울기 각도, L은 원하는 게이트 길이, Lo 는 제 1 레지스트에 형성된 게이트 다리의 높이)
- 제 1 항에 있어서,상기 게이트 다리의 높이는 전자빔의 노광 에너지 조절과 상기 제 2 절연막의 두께로 미세하게 조절하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
- 제 1 항에 있어서,상기 다단계 게이트 리세스 공정은,상기 제 1, 2 절연막을 비등방성 식각하는 공정에서 발생하는 표면손상층을 제거하여 게이트 누설전류를 감소시키기 위해 상기 캡층의 일부를 등방성 식각에 의해 식각하는 제 1 식각 단계와;기판내의 문턱전압과 포화전류의 균일도를 높이기 위해서 상기 활성층에서 식각 정지가 일어나게 상기 캡층의 나머지 부분을 선택적 식각에 의해 식각하는 제 2 식각 단계와; 및소자의 문턱전압을 정확히 조절하기 위해 습식식각에 비해 상대적으로 느린 저속 식각에 의해 상기 활성층을 원하는 두께만큼 식각하는 제 3 식각 단계로 이루어진 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
- 제 6 항에 있어서,상기 다단계 게이트 리세스 공정은 하나의 챔버내에서 연속적으로 건식식각 공정에 의해서만 수행하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
- 제 6 항에 있어서,상기 다단계 게이트 리세스 공정은 습식식각 또는 건식식각을 병행하여 각 단계를 수행하는 것을 특징으로 하는 미세 T자형 게이트 전극의 제작방법.
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|---|---|---|---|
| KR1019980016753A KR100276077B1 (ko) | 1998-05-11 | 1998-05-11 | 미세 티자형 게이트 전극의 제작방법 |
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| KR100276077B1 true KR100276077B1 (ko) | 2001-01-15 |
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ID=40749704
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183149B2 (en) | 2004-12-02 | 2007-02-27 | Electronics And Telecommunications Research Institute | Method of manufacturing field effect transistor |
| US7387955B2 (en) | 2005-11-03 | 2008-06-17 | Electronics And Telecommunications Research Institute | Field effect transistor and method for manufacturing the same |
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-
1998
- 1998-05-11 KR KR1019980016753A patent/KR100276077B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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