JPH09199452A - エッチング方法および半導体装置の製造方法 - Google Patents
エッチング方法および半導体装置の製造方法Info
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- JPH09199452A JPH09199452A JP542396A JP542396A JPH09199452A JP H09199452 A JPH09199452 A JP H09199452A JP 542396 A JP542396 A JP 542396A JP 542396 A JP542396 A JP 542396A JP H09199452 A JPH09199452 A JP H09199452A
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- Japan
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- etching
- gas
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- etching method
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Abstract
(57)【要約】
【課題】 エッチング用真空槽内の残留酸素を積極的に
は利用せずに、ＩｎＧａＡｓ／ＩｎＡｌＡｓ選択比１０
０以上を安定的に得るエッチング方法を提供する。 【解決手段】 ＨＢｒとＦ2の混合ガス雰囲気下で、Ｉ
ｎＧａＡｓおよびＩｎＡｌＡｓが積層された半導体試料
に波長１９３ｎｍのエキシマレーザ光を照射する。
は利用せずに、ＩｎＧａＡｓ／ＩｎＡｌＡｓ選択比１０
０以上を安定的に得るエッチング方法を提供する。 【解決手段】 ＨＢｒとＦ2の混合ガス雰囲気下で、Ｉ
ｎＧａＡｓおよびＩｎＡｌＡｓが積層された半導体試料
に波長１９３ｎｍのエキシマレーザ光を照射する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体のエッチング
方法に関する。
方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高性能化に対して、
ＩｎＰ結晶に格子整合するＩｎxＡｌ1 -xＡｓ（x＝０．
５２、以下特記しない場合はすべてx＝０．５２として
ＩｎＡｌＡｓと記す）やＩｎyＧａ1-yＡｓ（y＝０．５
３、以下特記しない場合はすべてy＝０．５３としてＩ
ｎＧａＡｓと記す）のような材料系を用いた素子の研究
開発が盛んになりつつある。半導体素子の性能ばらつき
低減化のために、半導体層の所望の深さまでの除去を行
なう高精度の半導体加工を行なう必要があるため、Ｉｎ
ＧａＡｓ／ＩｎＡｌＡｓ系の低損傷な選択エッチング技
術の開発が切望されてきた。
ＩｎＰ結晶に格子整合するＩｎxＡｌ1 -xＡｓ（x＝０．
５２、以下特記しない場合はすべてx＝０．５２として
ＩｎＡｌＡｓと記す）やＩｎyＧａ1-yＡｓ（y＝０．５
３、以下特記しない場合はすべてy＝０．５３としてＩ
ｎＧａＡｓと記す）のような材料系を用いた素子の研究
開発が盛んになりつつある。半導体素子の性能ばらつき
低減化のために、半導体層の所望の深さまでの除去を行
なう高精度の半導体加工を行なう必要があるため、Ｉｎ
ＧａＡｓ／ＩｎＡｌＡｓ系の低損傷な選択エッチング技
術の開発が切望されてきた。
【０００３】ＩｎＧａＡｓ／ＩｎＡｌＡｓ系の選択エッ
チング技術の報告はジャーナル オブ バキューム サ
イエンス アンド テクノロジィー（J. Vac. Sci. Tec
hnol.) B13(2), 1995, pp.247-252においてなされてお
り、到達真空度１０~6Ｔｏｒｒの真空槽で、ＨＢｒガス
およびエキシマランプを用いて、ＩｎＧａＡｓのエッチ
ング速度６．２ｎｍ／分、ＩｎＡｌＡｓのエッチング速
度０．０６１ｎｍ／分、選択比約１００を得ている。
チング技術の報告はジャーナル オブ バキューム サ
イエンス アンド テクノロジィー（J. Vac. Sci. Tec
hnol.) B13(2), 1995, pp.247-252においてなされてお
り、到達真空度１０~6Ｔｏｒｒの真空槽で、ＨＢｒガス
およびエキシマランプを用いて、ＩｎＧａＡｓのエッチ
ング速度６．２ｎｍ／分、ＩｎＡｌＡｓのエッチング速
度０．０６１ｎｍ／分、選択比約１００を得ている。
【０００４】
【発明が解決しようとする課題】しかし、ＨＢｒガスお
よびエキシマランプを用いた前述の選択エッチング技術
ではＩｎＧａＡｓ／ＩｎＡｌＡｓ選択エッチングを行な
うためにエッチング用真空槽内の残留酸素を利用してい
るので、選択比の制御が実際上困難であるという問題が
あった。
よびエキシマランプを用いた前述の選択エッチング技術
ではＩｎＧａＡｓ／ＩｎＡｌＡｓ選択エッチングを行な
うためにエッチング用真空槽内の残留酸素を利用してい
るので、選択比の制御が実際上困難であるという問題が
あった。
【０００５】本発明の目的はエッチング用真空槽内の残
留酸素を積極的には利用せずに、大きい選択比を安定的
に得る新しいエッチング方法を提供することにある。
留酸素を積極的には利用せずに、大きい選択比を安定的
に得る新しいエッチング方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明はＧａを含む被エッチング層およびＡｌを含
むエッチング停止層の積層構造を有する半導体積層膜が
表面上に形成された試料に、臭素を含む第一のガスとフ
ッ素を含む第二のガスの混合ガス雰囲気の下で、前記第
一のガスを解離させるような波長の光を照射する。
め、本発明はＧａを含む被エッチング層およびＡｌを含
むエッチング停止層の積層構造を有する半導体積層膜が
表面上に形成された試料に、臭素を含む第一のガスとフ
ッ素を含む第二のガスの混合ガス雰囲気の下で、前記第
一のガスを解離させるような波長の光を照射する。
【０００７】
【発明の実施の形態】本発明のエッチング方法の具体例
として、ＩｎＧａＡｓ層とＩｎＡｌＡｓ層の積層構造を
有する半導体積層膜が形成された試料に、ＨＢｒとＦ2
の混合ガス雰囲気の下で、波長約１９３ｎｍのＡｒＦエ
キシマレーザ光を照射する場合について図１を用いて説
明する。約１９３ｎｍの波長はＨＢｒの最大吸収波長約
１７９ｎｍに近いため、気相中でＨＢｒを解離させる。
として、ＩｎＧａＡｓ層とＩｎＡｌＡｓ層の積層構造を
有する半導体積層膜が形成された試料に、ＨＢｒとＦ2
の混合ガス雰囲気の下で、波長約１９３ｎｍのＡｒＦエ
キシマレーザ光を照射する場合について図１を用いて説
明する。約１９３ｎｍの波長はＨＢｒの最大吸収波長約
１７９ｎｍに近いため、気相中でＨＢｒを解離させる。
【０００８】ＨＢｒおよびＦ2をそれぞれ６０ｍＴｏｒ
ｒおよび１ｍＴｏｒｒとして混合したガスの雰囲気下
で、ＡｒＦエキシマレーザ光量を試料表面上で約１０ｍ
Ｊ／ｃｍ2となるようにして照射した。試料温度は１１
０℃とした。この条件におけるＩｎＧａＡｓおよびＩｎ
ＡｌＡｓのエッチング速度は図１に示すように、それぞ
れ約５５ｎｍ／分および約０．４ｎｍ／分となり、選択
比は約１４０となり、ＩｎＡｌＡｓ層の表面の露出によ
りエッチングが実用上停止したとみなすことができる。
ｒおよび１ｍＴｏｒｒとして混合したガスの雰囲気下
で、ＡｒＦエキシマレーザ光量を試料表面上で約１０ｍ
Ｊ／ｃｍ2となるようにして照射した。試料温度は１１
０℃とした。この条件におけるＩｎＧａＡｓおよびＩｎ
ＡｌＡｓのエッチング速度は図１に示すように、それぞ
れ約５５ｎｍ／分および約０．４ｎｍ／分となり、選択
比は約１４０となり、ＩｎＡｌＡｓ層の表面の露出によ
りエッチングが実用上停止したとみなすことができる。
【０００９】このように大きな選択比が得られた要因
は、図１に示したように、ＨＢｒガスとＦ2ガスを混合
して用いることにより、ＨＢｒガスもしくはＦ2ガスを
混合せずに用いる場合と比較して、ＩｎＧａＡｓのエッ
チング速度が増大したからである。また図１からわかる
ように、ＨＢｒガスとＦ2ガスを混合して用いることに
より、ＨＢｒガスもしくはＦ2ガスを混合せずに用いる
場合と比較して、ＩｎＡｌＡｓのエッチング速度は低減
している。これは選択比を増大させるのに寄与してい
る。
は、図１に示したように、ＨＢｒガスとＦ2ガスを混合
して用いることにより、ＨＢｒガスもしくはＦ2ガスを
混合せずに用いる場合と比較して、ＩｎＧａＡｓのエッ
チング速度が増大したからである。また図１からわかる
ように、ＨＢｒガスとＦ2ガスを混合して用いることに
より、ＨＢｒガスもしくはＦ2ガスを混合せずに用いる
場合と比較して、ＩｎＡｌＡｓのエッチング速度は低減
している。これは選択比を増大させるのに寄与してい
る。
【００１０】本発明のエッチング方法はＨＢｒガスにＦ
2ガスを積極的に混合しているので、高い選択比を安定
的に実現することができる。本エッチング条件では、Ｉ
ｎＧａＡｓのエッチング速度は前記文献の報告と比較し
ておよそ１桁増大しており、エッチング時間を低減して
製造コストを低減する。
2ガスを積極的に混合しているので、高い選択比を安定
的に実現することができる。本エッチング条件では、Ｉ
ｎＧａＡｓのエッチング速度は前記文献の報告と比較し
ておよそ１桁増大しており、エッチング時間を低減して
製造コストを低減する。
【００１１】この具体例ではＩｎＧａＡｓ層とＩｎＡｌ
Ａｓ層の積層構造を有する半導体積層膜が形成された試
料を用いたが、ＧａＡｓ層とＡｌzＧａ1-zＡｓ（０＜z
＜１）層の積層構造を有する半導体積層膜が形成された
試料でも同様の選択エッチングが可能である。
Ａｓ層の積層構造を有する半導体積層膜が形成された試
料を用いたが、ＧａＡｓ層とＡｌzＧａ1-zＡｓ（０＜z
＜１）層の積層構造を有する半導体積層膜が形成された
試料でも同様の選択エッチングが可能である。
【００１２】また臭素を含む第一のガスとして臭素ガス
Ｂｒ2を用いても良い。その場合はＢｒ2の最大吸収波長
４１５ｎｍに近い波長の光を用いることで、Ｂｒ2の解
離を促進させることができる。さらにフッ素を含む第二
のガスとしてＣＦ4やＳＦ6などを用いても同様の効果が
得られる。
Ｂｒ2を用いても良い。その場合はＢｒ2の最大吸収波長
４１５ｎｍに近い波長の光を用いることで、Ｂｒ2の解
離を促進させることができる。さらにフッ素を含む第二
のガスとしてＣＦ4やＳＦ6などを用いても同様の効果が
得られる。
【００１３】さて一般に半導体のエッチング加工におい
ては加工損傷が少ないほどよい。加工損傷による結晶劣
化が素子の性能低下や性能ばらつき増大を引き起こすか
らである。
ては加工損傷が少ないほどよい。加工損傷による結晶劣
化が素子の性能低下や性能ばらつき増大を引き起こすか
らである。
【００１４】本発明のエッチング方法が低損傷であるこ
とを図２を用いて説明する。図２はエッチング時間に対
してシートキャリア濃度Ｎｓおよび電子移動度μｅの測
定値をプロットで示したものである。測定にはファン
デル ポー（ｖａｎ ｄｅｒＰａｕｗ）法を用いた。エ
ッチング条件は前述の条件とした。図２中の破線は上述
のエッチング速度を用いてシートキャリア濃度Ｎｓのエ
ッチング時間変化の計算値を示した。
とを図２を用いて説明する。図２はエッチング時間に対
してシートキャリア濃度Ｎｓおよび電子移動度μｅの測
定値をプロットで示したものである。測定にはファン
デル ポー（ｖａｎ ｄｅｒＰａｕｗ）法を用いた。エ
ッチング条件は前述の条件とした。図２中の破線は上述
のエッチング速度を用いてシートキャリア濃度Ｎｓのエ
ッチング時間変化の計算値を示した。
【００１５】図３に試作の結晶構造を示した。構造であ
り、半絶縁性ＩｎＰ基板１の一主面に分子線エピタキシ
ー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔ
ａｘｙ）法により、バッファ層となるノンドープＩｎＡ
ｌＡｓ層２、チャネル層となるノンドープＩｎＧａＡｓ
層３、スペーサ層となるノンドープＩｎＡｌＡｓ層４
（２ｎｍ）、キャリア供給層となるｎ型ＩｎＡｌＡｓ層
５（１２ｎｍ）、バリア層となるノンドープＩｎＡｌＡ
ｓ層６（１０ｎｍ）、オーミック層となるｎ型ＩｎＧａ
Ａｓ層７（１０ｎｍ）を半絶縁性ＩｎＰ基板１側から順
次成長させた。ここで、各半導体層のＩｎ組成比xおよ
びyは、前述のようにＩｎＰ基板に格子整合するように
それぞれx＝０．５２およびy＝０．５３とした。
り、半絶縁性ＩｎＰ基板１の一主面に分子線エピタキシ
ー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔ
ａｘｙ）法により、バッファ層となるノンドープＩｎＡ
ｌＡｓ層２、チャネル層となるノンドープＩｎＧａＡｓ
層３、スペーサ層となるノンドープＩｎＡｌＡｓ層４
（２ｎｍ）、キャリア供給層となるｎ型ＩｎＡｌＡｓ層
５（１２ｎｍ）、バリア層となるノンドープＩｎＡｌＡ
ｓ層６（１０ｎｍ）、オーミック層となるｎ型ＩｎＧａ
Ａｓ層７（１０ｎｍ）を半絶縁性ＩｎＰ基板１側から順
次成長させた。ここで、各半導体層のＩｎ組成比xおよ
びyは、前述のようにＩｎＰ基板に格子整合するように
それぞれx＝０．５２およびy＝０．５３とした。
【００１６】エッチング条件は前述の具体例と同じく、
ＨＢｒおよびＦ2をそれぞれ６０ｍＴｏｒｒおよび１ｍ
Ｔｏｒｒとし、ＡｒＦエキシマレーザ光量を試料表面上
で約１０ｍＪ／ｃｍ2となるようにし、試料温度を１１
０℃とした。ＩｎＧａＡｓのエッチング速度は約５５ｎ
ｍ／分なので、ＩｎＧａＡｓ層７は約１１秒で除去され
る。したがって図２におけるエッチング時間４分はＩｎ
ＧａＡｓ層７が除去されたあとＩｎＡｌＡｓ層６を約３
分４９秒間エッチング（オーバーエッチング）したこと
になる。
ＨＢｒおよびＦ2をそれぞれ６０ｍＴｏｒｒおよび１ｍ
Ｔｏｒｒとし、ＡｒＦエキシマレーザ光量を試料表面上
で約１０ｍＪ／ｃｍ2となるようにし、試料温度を１１
０℃とした。ＩｎＧａＡｓのエッチング速度は約５５ｎ
ｍ／分なので、ＩｎＧａＡｓ層７は約１１秒で除去され
る。したがって図２におけるエッチング時間４分はＩｎ
ＧａＡｓ層７が除去されたあとＩｎＡｌＡｓ層６を約３
分４９秒間エッチング（オーバーエッチング）したこと
になる。
【００１７】図２に示すようにエッチング時間の増加に
ともなってシートキャリア濃度Ｎｓは減少するが、これ
はオーミック層となるｎ型ＩｎＧａＡｓ層７が除去され
たあとバリア層となるノンドープＩｎＡｌＡｓ層６が約
０．４ｎｍ／分の速度でエッチングされることによるも
のである。また、エッチング時間の増加にともなって電
子移動度μｅも減少するが、これはシートキャリア濃度
Ｎｓの減少によって不純物散乱に対するしゃへいが減少
することが原因であり、正常な現象である。
ともなってシートキャリア濃度Ｎｓは減少するが、これ
はオーミック層となるｎ型ＩｎＧａＡｓ層７が除去され
たあとバリア層となるノンドープＩｎＡｌＡｓ層６が約
０．４ｎｍ／分の速度でエッチングされることによるも
のである。また、エッチング時間の増加にともなって電
子移動度μｅも減少するが、これはシートキャリア濃度
Ｎｓの減少によって不純物散乱に対するしゃへいが減少
することが原因であり、正常な現象である。
【００１８】エッチングによって加工損傷が生じればシ
ートキャリア濃度Ｎｓの測定値は計算値から大きくはず
れて低下するが、図２におけるシートキャリア濃度Ｎｓ
の測定値と計算値はよく一致しているため、加工損傷は
実用上無いといえ、本発明のエッチング方法が低損傷で
あることを示している。
ートキャリア濃度Ｎｓの測定値は計算値から大きくはず
れて低下するが、図２におけるシートキャリア濃度Ｎｓ
の測定値と計算値はよく一致しているため、加工損傷は
実用上無いといえ、本発明のエッチング方法が低損傷で
あることを示している。
【００１９】次に本発明のエッチング方法を実施するた
めのエッチング装置について図４を用いて説明する。
めのエッチング装置について図４を用いて説明する。
【００２０】エッチングされる試料１０１は真空槽１０
２内の試料ホルダ１０３に装着される。真空槽１０２は
真空ポンプ１０４で少なくとも５×１０~7Ｔｏｒｒ以下
の真空度に達するまで排気される。
２内の試料ホルダ１０３に装着される。真空槽１０２は
真空ポンプ１０４で少なくとも５×１０~7Ｔｏｒｒ以下
の真空度に達するまで排気される。
【００２１】真空槽１０２には電磁弁１０５とバリアブ
ルリークバルブ１０６が設置され、ここからマスフロー
コントローラ１０７によって流量調節されたガス（臭化
水素ガス（ＨＢｒ）とフッ素ガス（Ｆ2）の混合ガス）
１０８がガスボンベ１０９から真空槽１０２に連続的に
導入される。ガス１０８は後述のレーザ装置１１１から
発振されるパルスレーザ光に同期させて、パルス的に導
入してもよい。その際に電磁弁１０５にところに分子線
バルブを設置することにより、反応性ガス１０８をパル
ス的にかつ指向的に導入してもよい。分子線バルブを用
いることで、試料１０１近傍のガス圧を増大させること
ができるため、エッチング速度を増大させてエッチング
時間を低減させることができ、かつ反応性ガスの利用効
率を増大できるので、製造コストを低減できる。
ルリークバルブ１０６が設置され、ここからマスフロー
コントローラ１０７によって流量調節されたガス（臭化
水素ガス（ＨＢｒ）とフッ素ガス（Ｆ2）の混合ガス）
１０８がガスボンベ１０９から真空槽１０２に連続的に
導入される。ガス１０８は後述のレーザ装置１１１から
発振されるパルスレーザ光に同期させて、パルス的に導
入してもよい。その際に電磁弁１０５にところに分子線
バルブを設置することにより、反応性ガス１０８をパル
ス的にかつ指向的に導入してもよい。分子線バルブを用
いることで、試料１０１近傍のガス圧を増大させること
ができるため、エッチング速度を増大させてエッチング
時間を低減させることができ、かつ反応性ガスの利用効
率を増大できるので、製造コストを低減できる。
【００２２】パルスレーザ光１１０はレーザ装置１１１
から発振され、光学系１１２を通り、窓１１３を通して
真空槽１０２内の試料１０１に照射される。光学系１１
２は光量調節用のアッテネータ、光量分布均一化用のホ
モジナイザ、光量調節および光量分布均一化後の光を所
望の面積にするためのレンズを備えている（図示せ
ず）。光学系１１２は試料１０１に照射されるパルスレ
ーザ光１１０の面内均一性を向上させ、試料１０１にお
けるエッチング量の面内均一性を向上させて製造歩留ま
りを向上させる。これに光量測定装置や光量分布測定装
置を装着することにより、エッチング中に光量や光量分
布を手動もしくは自動で調節することが可能である。
から発振され、光学系１１２を通り、窓１１３を通して
真空槽１０２内の試料１０１に照射される。光学系１１
２は光量調節用のアッテネータ、光量分布均一化用のホ
モジナイザ、光量調節および光量分布均一化後の光を所
望の面積にするためのレンズを備えている（図示せ
ず）。光学系１１２は試料１０１に照射されるパルスレ
ーザ光１１０の面内均一性を向上させ、試料１０１にお
けるエッチング量の面内均一性を向上させて製造歩留ま
りを向上させる。これに光量測定装置や光量分布測定装
置を装着することにより、エッチング中に光量や光量分
布を手動もしくは自動で調節することが可能である。
【００２３】試料ホルダ１０３には温度モニタ１１４が
装備されていて、試料１０１の温度を感知することがで
きる。感知した温度は温度制御回路（図示せず）により
フィードバックをかけて、試料１０１の温度を加熱冷却
装置１１５によって調節している。
装備されていて、試料１０１の温度を感知することがで
きる。感知した温度は温度制御回路（図示せず）により
フィードバックをかけて、試料１０１の温度を加熱冷却
装置１１５によって調節している。
【００２４】試料１０１は真空ポンプ１１６によって真
空槽１０２と同程度の真空度に達することのできる副真
空槽１１７を介して真空槽１０２に搬入および搬出され
る。
空槽１０２と同程度の真空度に達することのできる副真
空槽１１７を介して真空槽１０２に搬入および搬出され
る。
【００２５】（実施例１）本発明のエッチング方法の一
実施例について図５および図６を用いて説明する。図５
および図６は本発明のエッチング方法を用いてＨＥＭＴ
（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔ
ｒａｎｓｉｓｔｏｒ）のゲートリセスを作製するための
工程図である。
実施例について図５および図６を用いて説明する。図５
および図６は本発明のエッチング方法を用いてＨＥＭＴ
（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔ
ｒａｎｓｉｓｔｏｒ）のゲートリセスを作製するための
工程図である。
【００２６】ＨＥＭＴ作製工程で図５に示す工程に至る
までの工程を以下に記載する。 半絶縁性ＩｎＰ基板１
の一主面に、ＭＢＥ法により、バッファ層となるノンド
ープＩｎＡｌＡｓ層２、チャネル層となるノンドープＩ
ｎＧａＡｓ層３、スペーサ層となるノンドープＩｎＡｌ
Ａｓ層４（２ｎｍ）、キャリア供給層となるｎ型ＩｎＡ
ｌＡｓ層５（１２ｎｍ）、バリア層となるノンドープＩ
ｎＡｌＡｓ層６（１０ｎｍ）、オーミック層となるｎ型
ＩｎＧａＡｓ層７（１００ｎｍ）を半絶縁性ＩｎＰ基板
１側から順次成長させた。ここで、各半導体層のＩｎ組
成比xおよびyは、前述のようにＩｎＰ基板に格子整合す
るようにそれぞれx＝０．５２およびy＝０．５３とし
た。本実施例における半導体層構造はＩｎＧａＡｓ層７
の厚さ以外図３に示したものと同一なので図３の参照番
号と同じ参照番号を用いた。
までの工程を以下に記載する。 半絶縁性ＩｎＰ基板１
の一主面に、ＭＢＥ法により、バッファ層となるノンド
ープＩｎＡｌＡｓ層２、チャネル層となるノンドープＩ
ｎＧａＡｓ層３、スペーサ層となるノンドープＩｎＡｌ
Ａｓ層４（２ｎｍ）、キャリア供給層となるｎ型ＩｎＡ
ｌＡｓ層５（１２ｎｍ）、バリア層となるノンドープＩ
ｎＡｌＡｓ層６（１０ｎｍ）、オーミック層となるｎ型
ＩｎＧａＡｓ層７（１００ｎｍ）を半絶縁性ＩｎＰ基板
１側から順次成長させた。ここで、各半導体層のＩｎ組
成比xおよびyは、前述のようにＩｎＰ基板に格子整合す
るようにそれぞれx＝０．５２およびy＝０．５３とし
た。本実施例における半導体層構造はＩｎＧａＡｓ層７
の厚さ以外図３に示したものと同一なので図３の参照番
号と同じ参照番号を用いた。
【００２７】次いで、通常のホトリソグラフィ技術と通
常のウェットエッチング技術を用いてＨＥＭＴ作製領域
以外の部分に、表面から少なくともバッファ層となるノ
ンドープＩｎＡｌＡｓ層２に到達する溝を形成した（図
示せず）。
常のウェットエッチング技術を用いてＨＥＭＴ作製領域
以外の部分に、表面から少なくともバッファ層となるノ
ンドープＩｎＡｌＡｓ層２に到達する溝を形成した（図
示せず）。
【００２８】次いで、絶縁膜８を堆積させ、通常のホト
リソグラフィ技術と通常のドライエッチング法によりソ
ース電極とドレイン電極を形成する部分を開口し、ソー
ス電極９とドレイン電極１０を形成した。ここで絶縁膜
８としては酸化珪素ＳｉＯ2を用いたが、他の物質、た
とえば窒化珪素ＳｉＮxとしてもよいし、複数の絶縁物
質の積層構造としてもよい。
リソグラフィ技術と通常のドライエッチング法によりソ
ース電極とドレイン電極を形成する部分を開口し、ソー
ス電極９とドレイン電極１０を形成した。ここで絶縁膜
８としては酸化珪素ＳｉＯ2を用いたが、他の物質、た
とえば窒化珪素ＳｉＮxとしてもよいし、複数の絶縁物
質の積層構造としてもよい。
【００２９】次いで、通常のホトリソグラフィ技術と通
常のドライエッチング法によりゲート長にあたる開口１
１を絶縁膜８に形成した。以上の工程を経たものの断面
図が図６であり、図４における試料１０１となる。図６
における絶縁膜８上には前述のホトリソグラフィ工程で
用いたホトレジスト膜が被着されたままとなっている
が、ホトレジスト膜は省略した。
常のドライエッチング法によりゲート長にあたる開口１
１を絶縁膜８に形成した。以上の工程を経たものの断面
図が図６であり、図４における試料１０１となる。図６
における絶縁膜８上には前述のホトリソグラフィ工程で
用いたホトレジスト膜が被着されたままとなっている
が、ホトレジスト膜は省略した。
【００３０】そして図６に示すように、本発明のエッチ
ング方法を用いてゲート電極を形成する部分のオーミッ
ク層となるｎ型ＩｎＧａＡｓ層７をエッチングし、バリ
ア層となるノンドープＩｎＡｌＡｓ層６の表面を露出さ
せた。エッチング条件は前述したものを用い、エッチン
グ時間は４分とした。そのうち約２分がバリア層となる
ノンドープＩｎＡｌＡｓ層６の表面を露出させるまでの
オーミック層となるｎ型ＩｎＧａＡｓ層７の実質的なエ
ッチング時間、残り約２分が開口１１からソース電極９
およびドレイン電極１０にそれぞれ向かう方向へのエッ
チング（サイドエッチング）に要するオーバーエッチン
グ時間である。サイドエッチングを行なう理由は、ＨＥ
ＭＴのゲート耐圧を増大させることができるためであ
る。次いで、ゲート電極を形成してＨＥＭＴを完成させ
た（図示せず）。電極形成法には通常のリフトオフ法を
用いた。
ング方法を用いてゲート電極を形成する部分のオーミッ
ク層となるｎ型ＩｎＧａＡｓ層７をエッチングし、バリ
ア層となるノンドープＩｎＡｌＡｓ層６の表面を露出さ
せた。エッチング条件は前述したものを用い、エッチン
グ時間は４分とした。そのうち約２分がバリア層となる
ノンドープＩｎＡｌＡｓ層６の表面を露出させるまでの
オーミック層となるｎ型ＩｎＧａＡｓ層７の実質的なエ
ッチング時間、残り約２分が開口１１からソース電極９
およびドレイン電極１０にそれぞれ向かう方向へのエッ
チング（サイドエッチング）に要するオーバーエッチン
グ時間である。サイドエッチングを行なう理由は、ＨＥ
ＭＴのゲート耐圧を増大させることができるためであ
る。次いで、ゲート電極を形成してＨＥＭＴを完成させ
た（図示せず）。電極形成法には通常のリフトオフ法を
用いた。
【００３１】前述のオーバーエッチング２分は図２に示
したエッチング時間で約２分１１秒に相当するものであ
る。したがって本実施例のＨＥＭＴを作製するにあたっ
ては加工損傷は実用上無いといえる。
したエッチング時間で約２分１１秒に相当するものであ
る。したがって本実施例のＨＥＭＴを作製するにあたっ
ては加工損傷は実用上無いといえる。
【００３２】本実施例では図５に示す基板１にＩｎＰを
用いたが、それをＧａＡｓ基板として、バッファ層とな
るノンドープＩｎＡｌＡｓ層２で歪みを緩和することに
より、図５における半導体層３ないし７をＩｎＰに格子
整合するように結晶成長することもできる（樋口ら、信
学技報，ED94-117, 1995, pp.27-32）。この場合は原料
コストを低減する効果がある。
用いたが、それをＧａＡｓ基板として、バッファ層とな
るノンドープＩｎＡｌＡｓ層２で歪みを緩和することに
より、図５における半導体層３ないし７をＩｎＰに格子
整合するように結晶成長することもできる（樋口ら、信
学技報，ED94-117, 1995, pp.27-32）。この場合は原料
コストを低減する効果がある。
【００３３】本実施例ではエッチングを前述の条件にて
行なったが、前述の条件にこだわることなくＨＥＭＴの
設計構造によって本発明の趣旨を逸脱しない範囲で条件
を変化させることができる。
行なったが、前述の条件にこだわることなくＨＥＭＴの
設計構造によって本発明の趣旨を逸脱しない範囲で条件
を変化させることができる。
【００３４】（実施例２）本発明のエッチング方法を用
いた半導体装置の製造方法の別の実施例について図７な
いし図１０を用いて説明する。図７ないし図１０は本発
明のエッチング方法によってＪＦＥＴ（Ｊｕｎｃｔｉｏ
ｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）を製造するための工程図である。
いた半導体装置の製造方法の別の実施例について図７な
いし図１０を用いて説明する。図７ないし図１０は本発
明のエッチング方法によってＪＦＥＴ（Ｊｕｎｃｔｉｏ
ｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）を製造するための工程図である。
【００３５】図７に示すように半絶縁性ＩｎＰ基板５１
一主面上にＭＢＥ法によりノンドープＩｎＡｌＡｓ層５
２、ｎ型ＩｎＧａＡｓ層５３、ｎ型ＩｎＡｌＡｓ層５
４、ゲート電極となるｐ型ＩｎＧａＡｓ層５５が半絶縁
性ＩｎＰ基板５１側から順次成長させた。次いで、通常
のホトリソグラフィ技術と通常のウェットエッチング技
術を用いてＪＦＥＴ作製領域以外の部分に、少なくとも
ゲート電極となるｐ型ＩｎＧａＡｓ層５５、ｎ型ＩｎＡ
ｌＡｓ層５４、ｎ型ＩｎＧａＡｓ層５３を貫通する溝を
形成した（図示せず）。次いで、ゲート電極５６を形成
した。
一主面上にＭＢＥ法によりノンドープＩｎＡｌＡｓ層５
２、ｎ型ＩｎＧａＡｓ層５３、ｎ型ＩｎＡｌＡｓ層５
４、ゲート電極となるｐ型ＩｎＧａＡｓ層５５が半絶縁
性ＩｎＰ基板５１側から順次成長させた。次いで、通常
のホトリソグラフィ技術と通常のウェットエッチング技
術を用いてＪＦＥＴ作製領域以外の部分に、少なくとも
ゲート電極となるｐ型ＩｎＧａＡｓ層５５、ｎ型ＩｎＡ
ｌＡｓ層５４、ｎ型ＩｎＧａＡｓ層５３を貫通する溝を
形成した（図示せず）。次いで、ゲート電極５６を形成
した。
【００３６】次いで図８で、本発明のエッチング方法を
用いてゲート電極５６をエッチングマスクとしてゲート
電極となるｐ型ＩｎＧａＡｓ層５５のうちゲート電極５
６の下部以外の部分を除去し、ｎ型ＩｎＡｌＡｓ層５４
の表面を出した。ここでは図４に示したエッチング装置
により、前述の条件で行なった。選択比は約１４０であ
るので、ゲート電極となるｐ型ＩｎＧａＡｓ層５５とｎ
型ＩｎＡｌＡｓ層５４のほぼ接合界面においてエッチン
グは停止する。
用いてゲート電極５６をエッチングマスクとしてゲート
電極となるｐ型ＩｎＧａＡｓ層５５のうちゲート電極５
６の下部以外の部分を除去し、ｎ型ＩｎＡｌＡｓ層５４
の表面を出した。ここでは図４に示したエッチング装置
により、前述の条件で行なった。選択比は約１４０であ
るので、ゲート電極となるｐ型ＩｎＧａＡｓ層５５とｎ
型ＩｎＡｌＡｓ層５４のほぼ接合界面においてエッチン
グは停止する。
【００３７】次いで図９で、絶縁膜を堆積させ、通常の
ドライエッチング法により側壁５７を形成した。ここで
絶縁膜としては酸化珪素ＳｉＯ2を用いたが、他の物
質、たとえば窒化珪素ＳｉＮxとしてもよい。次いで、
ｎ型ＩｎＡｌＡｓ層５４をウェットエッチング法により
除去したあと、本発明のエッチング方法により、実施例
１に述べた条件でｎ型ＩｎＧａＡｓ層５３のエッチング
を行ない、ノンドープＩｎＡｌＡｓ層５２の表面を露出
させた。
ドライエッチング法により側壁５７を形成した。ここで
絶縁膜としては酸化珪素ＳｉＯ2を用いたが、他の物
質、たとえば窒化珪素ＳｉＮxとしてもよい。次いで、
ｎ型ＩｎＡｌＡｓ層５４をウェットエッチング法により
除去したあと、本発明のエッチング方法により、実施例
１に述べた条件でｎ型ＩｎＧａＡｓ層５３のエッチング
を行ない、ノンドープＩｎＡｌＡｓ層５２の表面を露出
させた。
【００３８】次いで図１０に示すように、ＭＯＶＰＥ
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓ
ｅ Ｅｐｉｔａｘｙ）法によりｎ型ＩｎＧａＡｓ層（５
８および５９）を選択成長させ、ソース電極６０および
ドレイン電極６１を形成してＪＦＥＴを完成させた。
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓ
ｅ Ｅｐｉｔａｘｙ）法によりｎ型ＩｎＧａＡｓ層（５
８および５９）を選択成長させ、ソース電極６０および
ドレイン電極６１を形成してＪＦＥＴを完成させた。
【００３９】本実施例ではエッチングを前述の条件にて
行なったが、前述の条件にこだわることなくＪＦＥＴの
設計構造によって本発明の趣旨を逸脱しない範囲で条件
を変化させることができる。
行なったが、前述の条件にこだわることなくＪＦＥＴの
設計構造によって本発明の趣旨を逸脱しない範囲で条件
を変化させることができる。
【００４０】
【発明の効果】本発明によれば、半導体装置の製造にお
ける歩留まりを向上させ、かつエッチング時間を低減さ
せるので、半導体装置の製造コストを低減できる。
ける歩留まりを向上させ、かつエッチング時間を低減さ
せるので、半導体装置の製造コストを低減できる。
【図１】本発明の一実施例におけるＩｎＧａＡｓとＩｎ
ＡｌＡｓのエッチング速度およびエッチング速度比を示
す特性図。
ＡｌＡｓのエッチング速度およびエッチング速度比を示
す特性図。
【図２】本発明の一実施例におけるエッチング速度とシ
ートキャリア濃度Ｎｓ、電子移動度μｅとの関係をそれ
ぞれ示す特性図。
ートキャリア濃度Ｎｓ、電子移動度μｅとの関係をそれ
ぞれ示す特性図。
【図３】図２の特性図を測定するための試料構造の説明
図。
図。
【図４】本発明のエッチング方法を実現するためのエッ
チング装置のブロック図。
チング装置のブロック図。
【図５】本発明の半導体装置の製造方法の実施例１の工
程図の要部の断面図。
程図の要部の断面図。
【図６】図５に示した後の工程図の要部の断面図。
【図７】本発明に係る半導体装置の製造方法の実施例２
の工程図の要部の断面図。
の工程図の要部の断面図。
【図８】図７に示した後の工程図の要部の断面図。
【図９】図８に示した後の工程図の要部の断面図。
【図１０】図９に示した後の工程図の要部の断面図。
１…半絶縁性ＩｎＰ基板、２…バッファ層となるノンド
ープＩｎＡｌＡｓ層、３…チャネル層となるノンドープ
ＩｎＧａＡｓ層、４…スペーサ層となるノンドープＩｎ
ＡｌＡｓ層、５…キャリア供給層となるｎ型ＩｎＡｌＡ
ｓ層、６…バリア層となるノンドープＩｎＡｌＡｓ層、
７…オーミック層となるｎ型ＩｎＧａＡｓ。
ープＩｎＡｌＡｓ層、３…チャネル層となるノンドープ
ＩｎＧａＡｓ層、４…スペーサ層となるノンドープＩｎ
ＡｌＡｓ層、５…キャリア供給層となるｎ型ＩｎＡｌＡ
ｓ層、６…バリア層となるノンドープＩｎＡｌＡｓ層、
７…オーミック層となるｎ型ＩｎＧａＡｓ。
Claims (5)
- 【請求項１】Ｇａを含む被エッチング層およびＡｌを含
むエッチング停止層の積層構造を有する半導体積層膜が
表面上に形成された試料に、臭素を含む第一のガスとフ
ッ素を含む第二のガスの混合ガス雰囲気の下で、前記第
一のガスを解離させるような波長の光を照射することに
より、前記第一のガスもしくは第二のガスの一方のみの
雰囲気下で前記光を照射する場合と比較して、前記Ｇａ
を含む被エッチング層のエッチング速度を増大させるこ
とを特徴とするエッチング方法。 - 【請求項２】前記Ｇａを含む被エッチング層はＩｎ組成
比xが０より大で１未満であるＩｎxＧａ1-xＡｓであ
り、前記Ａｌを含むエッチング停止層はＩｎ組成比ｙが
０より大で１未満であるＩｎyＡｌ1-yＡｓである請求項
１に記載のエッチング方法。 - 【請求項３】前記第一のガスはＨＢｒであり、前記第二
のガスはＦ2であり、前記光はＡｒＦエキシマレーザか
ら放出される波長約１９３ｎｍのレーザパルス光である
請求項１もしくは２に記載のエッチング方法。 - 【請求項４】ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ
Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）のゲートリ
セス形成工程に請求項１，２はたは３に記載のエッチン
グ方法を用いる半導体装置の製造方法。 - 【請求項５】ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース電極
もしくはドレイン電極となる半導体層を形成させるため
の溝を形成する工程に請求項１，２または３に記載のエ
ッチング方法を用いる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542396A JPH09199452A (ja) | 1996-01-17 | 1996-01-17 | エッチング方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542396A JPH09199452A (ja) | 1996-01-17 | 1996-01-17 | エッチング方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199452A true JPH09199452A (ja) | 1997-07-31 |
Family
ID=11610768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP542396A Pending JPH09199452A (ja) | 1996-01-17 | 1996-01-17 | エッチング方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5552230B2 (ja) * | 2006-11-20 | 2014-07-16 | パナソニック株式会社 | 半導体装置及びその駆動方法 |
| JP2014212317A (ja) * | 2013-04-16 | 2014-11-13 | エルジー エレクトロニクスインコーポレイティド | 窒化物半導体素子及びその製造方法 |
-
1996
- 1996-01-17 JP JP542396A patent/JPH09199452A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5552230B2 (ja) * | 2006-11-20 | 2014-07-16 | パナソニック株式会社 | 半導体装置及びその駆動方法 |
| USRE45989E1 (en) | 2006-11-20 | 2016-04-26 | Panasonic Corporation | Semiconductor device and method for driving the same |
| JP2014212317A (ja) * | 2013-04-16 | 2014-11-13 | エルジー エレクトロニクスインコーポレイティド | 窒化物半導体素子及びその製造方法 |
| US9224846B2 (en) | 2013-04-16 | 2015-12-29 | Lg Electronics Inc. | Nitride semiconductor device and fabricating method thereof |
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