JPH07249758A - ヘテロ接合電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 ＩｎＧａＡｓのように禁制帯幅が小さい化合
物半導体層をチャネル材料として使用した場合において
も、耐圧の低下が起こりにくい構造のヘテロ接合電界効
果トランジスタを提供すること。 【構成】 化合物半導体を構成材料とするヘテロ接合電
界効果トランジスタにおいて、電子が流れるチャネル層
１３がＩｎＧａＡｓ３元混晶であり、このチャネル層１
３の厚さをソース１７側からドレイン１８側に至る領域
においてドレイン１８側の方が薄くなるように形成し、
チャネル層１３の禁制帯幅をソース１７側よりもドレイ
ン１８側の方で大きくしたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、化合物半導体を構成材
料とするヘテロ接合電界効果トランジスタに関する。

【０００２】

【従来の技術】近年、電子親和力の異なる少なくとも２
種類の化合物半導体層を積層し、電子親和力の大きい化
合物半導体層を電子の流れるチャネル層としたヘテロ接
合電界効果トランジスタにおいて、様々な構成材料の組
み合わせやドーピング濃度の組み合わせを変えた構造が
開発されている。

【０００３】中でも、図７に示すようなＩｎＰ基板７１
上にＩｎＧａＡｓ７３，７６とＩｎＡｌＡｓ７２，７５
を積層した高電子移動度トランジスタ（ＨＥＭＴ）は、
ＩｎＧａＡｓの電子移動度及び飽和電子速度が高く、Ｇ
ａＡｓ基板上のＡｌＧａＡｓ／ＧａＡｓ接合電界効果ト
ランジスタより高速動作に優れている。

【０００４】ここで、７２はバッファ層、７３はチャネ
ル層、７５は電子供給層、７６はキャップ層、７７はソ
ース電極、７８はドレイン電極、７９はゲート電極を示
している。ＩｎＰ基板７１に格子整合するＩｎＧａＡｓ
チャネル層７３のＩｎ組成は０．５３であるが、Ｉｎ組
成をこれより大きくするとさらに電子移動度が高くな
り、より高速で動作が可能になる。

【０００５】しかしながら、ＩｎＰ基板上でＩｎＧａＡ
ｓをチャネル層として使う電界効果トランジスタは、Ｉ
ｎＧａＡｓ材料そのものに起因する幾つかの問題点を有
している。その中の一つは、ＩｎＧａＡｓの禁制帯幅が
小さいことに基づくものである。図７に示したＨＥＭＴ
では、ＡｌＧａＡｓ／ＧａＡｓ構造ＨＥＭＴに比較して
ソース・ドレイン耐圧ＢＶds及びゲート耐圧ＢＶg が小
さい。

【０００６】この原因は、以下のように説明される。Ｈ
ＥＭＴの動作時には、ソースに対してドレインには正の
電圧Ｖds、またゲートには負或いは正の電圧Ｖg が印加
される。この時、ゲート近傍のチャネル層のドレイン側
に高い電界強度の領域が形成される。ＩｎＧａＡｓは禁
制帯幅が小さいことからＶdsが１〜２Ｖ程度でも、衝突
イオン化を生じ易い。衝突イオン化が発生すると電子・
正孔対が生成され、正孔はゲートか若しくはソースに、
また電子はドレインへと流れる。これが、ゲートリーク
電流の増加やドレイン電流の増大（キンク）の発生要因
となる。

【０００７】衝突イオン化効率は禁制帯幅の小さい材料
ほど大きくなるため、高速性を狙ってＩｎ組成を大きく
したチャネル構造では、衝突イオン化による耐圧低下は
より顕著になっている。

【０００８】チャネルのＩｎ組成が大きい構造でも耐圧
の低下を防ぐ目的で、ＨＥＭＴの電子供給層の一部に、
ＩｎＰに格子整合したＩｎＡｌＡｓより禁制帯幅が大き
い歪んだＩｎＡｌＡｓやその他の薄い半導体層（バリア
層）を挿入して、チャネル層から電子供給層を経由する
ゲートへの正孔の流入を防ぐ構造などが提案されてい
る。（参考文献：例えば C.Heedtほか、proceedings of
5th internatinal conference on Indium Phosphide a
nd Related Materials,p247,1993,Paris）。

【０００９】しかしながら、このような薄いバリア層を
挿入し、価電子帯のバンド不連続量を大きくした構造に
おいて、正孔の流入を防ぐ目的で十分なバンド不連続量
をとろうとした場合、基板と格子定数の異なる半導体層
を使う必要があり、転位の発生を生じないためにバリア
層の厚さに対して制約が課せられる。また、伝導帯のバ
ンド不連続量も同時に大きくなるのが一般的であり、こ
の場合はバリア層がないときに比較してソース抵抗の上
昇を招く。

【００１０】

【発明が解決しようとする課題】このように従来、Ｉｎ
ＧａＡｓのように禁制帯幅が小さい化合物半導体をチャ
ネル材料として使用するヘテロ接合電界効果トランジス
タにおいては、衝突イオン化による耐圧低下が問題とな
っている。また、耐圧低下を防止するためにバリア層を
設けることが考えられるが、この場合はソース抵抗の上
昇を招くことになる。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＩｎＧａＡｓのように
禁制帯幅が小さい化合物半導体をチャネル材料として使
用した場合においても、耐圧の低下が起こりにくい構造
のヘテロ接合電界効果トランジスタを提供することにあ
る。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、化合物半導体を構成材料とするヘ
テロ接合電界効果トランジスタにおいて、電子が流れる
チャネル層の少なくとも一部に、ソース側からドレイン
側に向かって禁制帯幅が大きくなる領域を設けたことを
特徴とする。

【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 電子の流れるチャネル層がＩｎ_x Ｇａ_1-x Ａｓ３元
混晶であり、このチャネル層の厚さがソースＳからドレ
インＤに至る領域においてドレインＤ側の方が薄くなっ
ていること（図１（ａ））。チャネル層の厚さの変化
は、連続的であってもよいし、ドレインＤ側のみ薄くな
っていてもよい。 (2) チャネル層の厚さを可変する手段として、段差を有
する基板上に有機金属気相成長法（ＭＯＣＶＤ法）でチ
ャネル層を成長形成すること。 (3) チャネル層の厚さを可変してその禁制帯幅を変える
場合に、チャネル層の平均厚さを２０ｎｍ以下とするこ
と。 (4) 電子の流れるチャネル層がＩｎ_x Ｇａ_1-x Ａｓ３元
混晶であり、そのＩｎ組成がソースＳからドレインＤに
至る領域においてドレインＤ側の方で小さくなっている
こと（図１（ｂ））。チャネル層のＩｎ組成ｘの変化
は、図中の実線のように連続的であってもよいし、図中
の破線のようにドレインＤ側のみ小さくなっていてもよ
い。 (5) チャネル層のＩｎ組成を可変する手段として、段差
を有する基板上に分子線エピタキシャル法（ＭＢＥ法）
でチャネル層を成長形成すること。 (6) ＩｎＰ基板上に、ＩｎＡｌＡｓバッファ層，ＩｎＧ
ａＡｓチャネル層，ＩｎＡｌＡｓ電子供給層，ＩｎＧａ
Ａｓキャップ層が順次積層形成された構造であること。

【００１４】また、本発明（請求項２）は、化合物半導
体を構成材料とするヘテロ接合電界効果トランジスタに
おいて、電子が流れるチャネル層より禁制帯幅が大きく
該チャネル層に隣接したバリア層の少なくとも一部に、
ソース側からドレイン側に向かってチャネル層とのバン
ド不連続量が大きくなる領域を設けたことを特徴とす
る。

【００１５】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) チャネル層がＩｎＧａＡｓ３元混晶で、バリア層が
Ｉｎ_1-y Ａｌ_y Ａｓであり、バリア層のＡｌ組成ｙがソ
ースＳからドレインＤに至る領域においてドレインＤ側
の方で大きくなっていること（図１（ｃ））。バリア層
のＡｌ組成ｙの変化は、図中の実線のように連続的であ
ってもよいし、図中の破線のようにドレインＤ側のみ大
きくなっていてもよい。 (2) バリア層のＡｌ組成を可変する手段として、段差を
有する基板上に分子線エピタキシャル法（ＭＢＥ法）で
バリア層を成長形成すること。 (3) ＩｎＰ基板上に、ＩｎＡｌＡｓバッファ層，ＩｎＧ
ａＡｓチャネル層，ＩｎＡｌＡｓバリア層，ＩｎＡｌＡ
ｓ電子供給層，ＩｎＧａＡｓキャップ層が順次積層形成
された構造であること。

【００１６】

【作用】先に説明したように、電界効果トランジスタを
動作させる場合、ソースに対してドレインには正のバイ
アスＶds、またゲートには負又は正の電圧Ｖg を印加す
る。この時、ゲート近傍のドレイン側に高い電界強度の
領域が形成される。ＩｎＧａＡｓは禁制帯幅が小さいこ
とから衝突イオン化を生じ易いが、実際の衝突イオン化
はチャネル層全域において生じているのではなく、この
高い電界強度の領域において主に発生する。

【００１７】従って、本発明（請求項１）のように、高
い電界領域（ドレイン側）の部分だけチャネル層の禁制
帯幅を大きくした構造をとれば衝突イオン化は発生しに
くくなる。また、本発明（請求項４）のように、高い電
界領域の部分（ドレイン側）だけチャネル層と隣接する
バリア層とのバンド不連続量を大きくすれば、衝突イオ
ン化によって生成された正孔のゲートへの流入を低減す
ることができる。この場合、正孔はゲートではなくソー
スへ流れ込む。

【００１８】チャネル層の禁制帯幅を大きくするには２
つの方法がある。一つは、ＩｎＧａＡｓのＩｎ組成を小
さくたり、或いはＩｎＧａＡｓＰでＰの組成を大きくし
てチャネル材料の混晶を変化させ禁制帯幅を大きくする
方法である。混晶比を変えた場合、３元系材料を使うと
格子定数が異ってきて、歪の問題が生じてくるが、歪ん
だ領域がチャネル層のうちゲート近傍のドレイン側のみ
であれば、実質的には問題を生じない。チャネル材料が
４元系であれば、格子定数を一定にしたまま、禁制帯幅
のみを変化させることができる。

【００１９】もう一つの手法はチャネル層の幅を狭くす
ることにより、量子準位を形成して実効的禁制帯幅を大
きくする手法である。禁制帯幅を大きくすると電子移動
度の低下を招くが、大きくなっている部分がチャネル層
のうち、ゲート近傍のドレイン側のみであればトランジ
スタ特性上、問題はない。

【００２０】また、バンド不連続量を大きくするために
は、チャネル層に隣接するバリア層の禁制帯幅を大きく
するか、チャネル層の禁制帯幅が小さくなるように半導
体層の混晶比を変えればよい。このうち、後者のチャネ
ル層の禁制帯幅を変える方法は確かに不連続量は増える
が、チャネル層の衝突イオン化を増加させることになり
望ましくない。前者の方法においてさらに、バリア層と
チャネル層のバンド不連続量をゲート近傍のドレイン側
部分のみを大きくするようにすれば、ソース抵抗には影
響を与えない。

【００２１】バリア層の混晶比を変える場合、３元系材
料を使うと格子定数が異ってきて、歪の問題が生じてく
るが、歪んだ領域がバリア層のうち、ゲート近傍のドレ
イン側のみであれば、実質的には問題を生じない。ま
た、バリア層材料が４元系であれば、格子定数を一定に
したまま、禁制帯幅のみを変化させることができる。こ
の４元系としてはＩｎＧａＡｌＰ，ＩｎＡｌＡｓＰなど
が考えられる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図２は本発明の第１の実施例に係わるヘテ
ロ接合電界効果トランジスタの素子構造及び製造工程を
示す断面図である。

【００２３】まず、図２（ａ）に示すように、Ｆｅドー
プ半絶縁性ＩｎＰ基板１１上の一部にＳｉＮ膜２１を形
成し、基板表面に段差を付けておく。次いで、図２
（ｂ）に示すように、基板１１上に有機金属気相成長法
（ＭＯＣＶＤ法）により、ＩｎＰバッファ層１２，Ｉｎ
ＧａＡｓチャネル層１３，ＩｎＡｌＡｓ電子供給層１
５，ＩｎＧａＡｓキャップ層１６を順次成長する。

【００２４】この成長工程において、ＳｉＮ膜２１の段
差がある領域では成長速度が促進される。これは、Ｓｉ
Ｎ上では成長が進まないため、ＳｉＮ上で分解した原料
原子がＳｉＮのない領域へ表面を移動し、成長に寄与す
ることで生じるものである。ＳｉＮの端から十分に距離
が大きくなると表面を移動してくる余剰原子の影響がな
くなるので、ＳｉＮがない場合と同じ成長速度となる。
このようなＳｉＮ近傍での成長速度の分布により、Ｓｉ
Ｎに近い部分のＩｎＧａＡｓチャネル層１３の厚さは離
れた部分より厚くなっている。

【００２５】次いで、図２（ｃ）に示すように、キャッ
プ層１６の一部に開口を設け、ＳｉＮ膜２１を除去した
後、ソース電極１７，ドレイン電極１８，ゲート電極１
９をそれぞれ形成することにより、ヘテロ接合電界効果
トランジスタが完成することになる。ここで、ソース電
極１７はＳｉＮ膜２１を除去した側に形成し、ドレイン
電極１８はチャネル層１３が薄くなっている側、即ち禁
制帯幅が大きくなっている側に形成する。

【００２６】このような構成において、ＩｎＧａＡｓチ
ャネル層１３を２０ｎｍ以下の厚さに設定しておくと、
量子準位が形成され、ソース電極１７側からドレイン電
極１８側方向に至るにつれて量子準位による実効的禁制
帯幅の増加は大きくなる。つまり、ゲート電極１９近傍
のドレイン電極１８側の禁制帯幅がソース電極１７側よ
りも大きくなり、全てのチャネル層がソース近傍の禁制
帯幅をとるトランジスタ構造と比較して衝突イオン化を
減少させることができる。

【００２７】従って本実施例によれば、ＩｎＧａＡｓの
ように禁制帯幅が小さい化合物半導体層をチャネル材料
として使用した場合においても、耐圧の低下が起こりに
くいトランジスタ構造を実現することができる。そして
この場合、ソース側の禁制帯幅を大きくすることなくド
レイン側のみで禁制帯幅を大きくしているので、高速性
が阻害されることもない。また、特殊なプロセスを必要
とすることもなく、基板上に段差を設けた状態でＭＯＣ
ＶＤ法により半導体層を成長形成するのみでよく、簡易
に製造し得る等の利点がある。 （実施例２）図３は、本発明の第２の実施例に係わるヘ
テロ接合電界効果トランジスタの素子構造及び製造工程
を示す断面図である。なお、図２と同一部分には同一符
号を付して、その詳しい説明は省略する。

【００２８】まず、図３（ａ）に示すように、Ｆｅドー
プ半絶縁性ＩｎＰ基板１１上の一部にＳｉＮ膜２２を形
成し、基板表面に段差を付けておく。段差はＩｎＰ基板
１１をエッチングして形成するか、或いは本実施例のよ
うにＳｉＮ膜２２を残すことによって形成してもよい。

【００２９】次いで、図３（ｂ）に示すように、ＳｉＮ
の段差を有する基板１１上に分子線エピタキシャル成長
法（ＭＢＥ法）により、ＩｎＡｌＡｓバッファ層１２，
ＩｎＧａＡｓチャネル層２３，ＩｎＡｌＡｓ電子供給層
１５，ＩｎＧａＡｓキャップ層１６を順次成長する。

【００３０】図４は、上記の成長に使用する分子線エピ
タキシー装置の構成概略を示したものである。この装置
の特徴は、成長室４１内にＧａ，Ａｌ，Ｉｎ，Ａｓ，Ｓ
ｉを供給する分子線セル４２〜４６が放射状に配置され
ていることに加え、成長基板４９に対してより浅い角度
で分子線を供給するための補助分子線セル４７を独立に
設けていることである。通常の分子線セル４２〜４６の
みを用いて成長する場合には、基板４９を回転させない
でも均一な成長を行うことができるが、より均一な成長
を行うには基板４９を回転させた方がよい。なお、図中
の４８はシャッタ、５０は基板加熱ヒータを示してい
る。

【００３１】補助分子線セル４７の役割を、図５で説明
する。図５（ａ）に示すように、段差５２がある基板５
１に通常の分子線セル４２〜４６から分子線５４を供給
すると、基板５１に対して垂直に近い角度から原子が入
射してくるため、段差近傍でも均一な厚さで膜５３が成
長する。一方、補助分子線セル４７を用いて基板５１の
回転を止めて成長する場合、図５（ｂ）に示すように分
子線５５に対して段差が障害になるため、段差近傍では
成長が進まない。

【００３２】通常の分子線５４と補助分子線セル４７か
らの分子線５５とを併用すると、図５（ｃ）に示すよう
に、段差近傍で緩やかに厚さが変わっていく成長を実現
できる。従って、補助分子線セル４７にＩｎを収容して
通常の分子線セルと同時にＩｎを供給してＩｎＧａＡｓ
を成長すると、段差から離れた部分のＩｎ組成に対して
段差に近い部分でのＩｎ組成が相対的に低いＩｎＧａＡ
ｓ層を得ることができる。

【００３３】上記の装置を用いて各層を成長する際に、
特にＩｎＧａＡｓチャネル層２３の成長時のみ基板の回
転を止め、補助分子線セル４７からＩｎを同時供給する
ことで、ＳｉＮ膜２２に近い部分ではＩｎ組成の少な
い、即ち禁制帯幅の大きいＩｎＧａＡｓチャネル層２３
を得ることができる。チャネル層２３以外の半導体層で
は、基板を回転させることにより、均一な組成を得るこ
とができる。

【００３４】次いで、図３（ｃ）に示すように、キャッ
プ層１６の一部に開口を設け、ＳｉＮ膜２２を除去した
後、ソース電極１７，ドレイン電極１８，ゲート電極１
９をそれぞれ形成することにより、ヘテロ接合電界効果
トランジスタが完成することになる。ここで、ドレイン
電極１８はＳｉＮ膜２２を除去した側、即ちチャネル層
２３のＩｎ組成が低い側に形成する。

【００３５】このような構成であれば、ソース電極１７
からドレイン電極１８方向に至るにつれてＩｎＧａＡｓ
チャネル層２３のＩｎ組成が小さくなり、ソース側より
もドレイン側の禁制帯幅が大きくなる。さらに、チャネ
ル層２３はドレイン側で膜厚が薄くなっているのが、こ
れもチャネル層２３のドレイン側の禁制帯幅を大きくす
ることに寄与する。つまり、ゲート電極１９近傍のドレ
イン電極１８側の禁制帯幅がソース電極１７側よりも大
きくなり、全てのチャネル層がソース近傍の禁制帯幅を
とるトランジスタ構造と比較して衝突イオン化を減少さ
せることができる。従って、第１の実施例と同様の効果
が得られる。 （実施例３）図６は、本発明の第３の実施例に係わるヘ
テロ接合電界効果トランジスタの素子構造及び製造工程
を示す断面図である。なお、図１，２と同一部分には同
一符号を付して、その詳しい説明は省略する。

【００３６】まず、図６（ａ）に示すように、Ｆｅドー
プ半絶縁性ＩｎＰ基板１１上の一部にＳｉＮ膜２２を形
成し、基板表面に段差を付けておく。段差はＩｎＰ基板
１１をエッチングして形成するか、或いは本実施例のよ
うにＳｉＮ膜２２を残すことによって形成してもよい。

【００３７】次いで、図６（ｂ）に示すように、基板１
１上にＭＢＥ法によりＩｎＡｌＡｓバッファ層１２，Ｉ
ｎＧａＡｓチャネル層１３，ＩｎＡｌＡｓバリア層１
４，ＩｎＡｌＡｓ電子供給層１５，ＩｎＧａＡｓキャッ
プ層１６を順次成長する。

【００３８】この成長には、前記図４に示した装置を用
いた。そして、補助分子線セル４７にＡｌを収容し、Ｉ
ｎＡｌＡｓバリア層１４の成長時のみ回転を止め、補助
分子線セル４７からＡｌを同時供給することで、ＳｉＮ
膜２２の段差から離れた部分では段差に近い部分比較し
てＡｌ組成の大きい、即ち禁制帯幅の大きいＩｎＡｌＡ
ｓバリア層１４を得ることができる。

【００３９】次いで、図６（ｃ）に示すように、キャッ
プ層１６の一部に開口を設け、ＳｉＮ膜２２を除去した
後、ソース電極１７，ドレイン電極１８，ゲート電極１
９をそれぞれ形成することにより、ヘテロ接合電界効果
トランジスタが完成することになる。

【００４０】このような構成であれば、ソース電極１７
からドレイン電極１８方向に至るにつれてＩｎＡｌＡｓ
バリア層１４の禁制帯幅が大きくなり、チャネル層１３
との価電子帯の不連続量が大きくなっている。従って、
ＩｎＡｌＡｓバリア層１４が全ての領域でソース近傍の
禁制帯幅をとるトランジスタ構造と比較し、衝突イオン
化によって引き起こされるゲートリーク電流の増加を低
減することができ、第１の実施例と同様の効果が得られ
る。

【００４１】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例ではＩｎＰ基板上にＩｎＧａ
Ａｓをチャネル材料とするＨＥＭＴについて説明した
が、チャネル材料としてＩｎＧａＡｓ以外にも、Ｉｎ
Ｐ，ＩｎＧａＡｓＰ，ＧａＡｓなどを使用するＨＥＭＴ
や、チャネルをｎ型にドーピングした、ＨＥＭＴとは異
なるヘテロ接合電界効果トランジスタに適用することも
できる。さらに、バリア層材料としては、実施例で述べ
たＩｎＡｌＡｓ以外にも３元系ではＡｌＧａＡｓ，Ｉｎ
ＧａＰ，ＩｎＡｌＰ、４元系ではＩｎＧａＡｌＰ，Ｉｎ
ＡｌＡｓＰなどを用いることもできる。

【００４２】また、チャネル層やバリア層のドレイン側
の禁制帯幅を大きくする手段としては、ドレイン側又は
ドレイン側を除く領域にＡｌやＩｎをイオン注入した
り、集束イオンビームを照射することも可能である。さ
らに、これらの手段に限らず、要は最終的に形成された
チャネル層やバリア層の禁制帯幅がドレイン側で大きく
なっている構造であればよい。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。

【００４３】

【発明の効果】以上詳述したように本発明（請求項１）
によれば、チャネル層の禁制帯幅をソース側よりもドレ
イン側の方で大きくしているので、電界強度が高いゲー
ト近傍のドレイン側チャネル領域での衝突イオン化を低
減でき、トランジスタの耐圧を向上させることができ
る。

【００４４】また、本発明（請求項４）によれば、バリ
ア層の禁制帯幅をソース側よりもドレイン側の方で大き
くしているので、電界強度が高いゲート近傍のドレイン
側チャネル領域での衝突イオン化のゲートリーク電流へ
の影響を低減でき、トランジスタの耐圧を向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の概要を説明するための模式図。

【図２】第１の実施例に係わるヘテロ接合電界効果トラ
ンジスタの素子構造と製造工程を示す断面図。

【図３】第２の実施例に係わるヘテロ接合電界効果トラ
ンジスタの素子構造と製造工程を示す断面図。

【図４】第２の実施例素子の製造に用いた分子線エピタ
キシー装置を示す概略構成図。

【図５】図４の装置を用いて成長を行う際の成長手順の
違いによる積層断面の差を説明するため断面図。

【図６】第３の実施例に係わるヘテロ接合電界効果トラ
ンジスタの素子構造と製造工程を示す断面図。

【図７】従来のヘテロ接合電界効果トランジスタの素子
構造を示す断面図。

【符号の説明】 １１…半絶縁性ＩｎＰ基板 １２…ＩｎＰバ
ッファ層 １３，２３…ＩｎＧａＡｓチャネル層 １４…ＩｎＡｌ
Ａｓバリア層 １５…ＩｎＡｌＡｓ電子供給層 １６…ＩｎＧａ
Ａｓキャップ層 １７…ソース電極 １８…ドレイン
電極 １９…ゲート電極 ２１，２２…Ｓ
ｉＮ膜 ４１…成長室 ４２〜４６…電
子線セル ４７…補助分子線セル ４８…シャッタ ４９…成長基板 ５０…基板加熱
ヒータ ５１…基板 ５２…段差 ５３…成長膜 ５４…通常分子
線セルによる分子線 ５５…補助分子線セルによる分子線

Claims (5)

【特許請求の範囲】
1. 【請求項１】化合物半導体を構成材料とするヘテロ接合
   電界効果トランジスタにおいて、電子が流れるチャネル
   層の少なくとも一部に、ソース側からドレイン側に向か
   って禁制帯幅が大きくなる領域を設けてなることを特徴
   とするヘテロ接合電界効果トランジスタ。
2. 【請求項２】電子の流れるチャネル層が厚さが、ソース
   からドレインに至る領域においてドレイン側の方が薄く
   なっていることを特徴とする請求項１記載のヘテロ接合
   電界効果トランジスタ。
3. 【請求項３】電子の流れるチャネル層がＩｎ_x Ｇａ_1-x
   Ａｓ３元混晶であり、そのＩｎ組成がソースからドレイ
   ンに至る領域においてドレイン側の方で小さくなってい
   ることを特徴とする請求項１記載のヘテロ接合電界効果
   トランジスタ。
4. 【請求項４】化合物半導体を構成材料とするヘテロ接合
   電界効果トランジスタにおいて、電子が流れるチャネル
   層より禁制帯幅が大きく該チャネル層に隣接したバリア
   層の少なくとも一部に、ソース側からドレイン側に向か
   ってチャネル層とのバンド不連続量が大きくなる領域を
   設けてなることを特徴とするヘテロ接合電界効果トラン
   ジスタ。
5. 【請求項５】電子の流れるチャネル層がＩｎＧａＡｓ３
   元混晶であり、バリア層がＩｎ_1-yＡｌ_y Ａｓであり、
   バリア層のＡｌ組成ｙがソースからドレインに至る領域
   においてドレイン側の方で大きくなっていることを特徴
   とする請求項４記載のヘテロ接合電界効果トランジス
   タ。