JPS60229375A - 化合物半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特に電界効果トランジスタ（ＦＥＴ’）を得
る化合物半導体装置の製法に係わる。

背景技術とその問題点 ＧａＡｓ化合物半導体は、例えは電イ移動度がＳｉにお
ける数倍に及ぶので超畠速論理回路の要求に対応するも
のとしてこの化合物半導体によるｕ　ｄｌｉ速ＦＥＴの
開発が目ざましい。

ＧａＡｓ化合物半導体によるＦＥＴを例にとると、例え
ばｎ型ＧａＡｓ動作層上に、これに対し″ζショットキ
ー障壁を形成するショットキー金属層をゲート電極とし
て形成したいわゆるＭＥＳＦＥＴ或いはＺｎ等の不純物
を選択的拡散或いは選択的イオン？１人等で選択的にド
ープしてこれをゲート領域とする接合型Ｆ　Ｅ　Ｔ　（
ＪＰＥＴ）が知られている。

また、最近＾ｌＧａＡｓ化合物半導体層の界面にできる
電位障壁を利用したいわゆるＩＩＥＭＴ或いはＴＥＧＦ
ＥＴと呼ばれる超高速ＦＥＴの開発が盛んである。

これらＦＥＴは、いわゆる横型即ちプレナー型構成をと
るものでありいずれもそのゲート部の形成にリソグラフ
ィー技術が直接的或いは間接的に利用されている。従っ
てごの種ＦＥＴにおりるケート長即ちチャンネル長はリ
ソグラフィー技術の限界によって制約されるものであり
、現状におい（研究室レヘルＣ得られる最籏ケート長は
０．２５μｍに過ぎない。このようにゲート長は、０．
２５μｍ以トの以上的長いものであるために、ソースか
ら注入された電子は、チャンネル内で散乱されバルクの
飽ｔ口速度を紹えることができない。即ちハリスティッ
ク動作が確実に行われない。従っ′ζこれらの構造に基
づ＜ＦＥＴにおいＣは、その最晶動作周波数ＦＴは商々
２００ＧＨ２程度までと考えられる。

一方半導体基扱に対して垂直方向即も厚み方向に電子を
流ずいわゆる縦型トランジスタには、ヘテロ接合バイポ
ーラトランジスタ、パーミアブルベーストランジスタ、
ユニポーラトランジスタ、ホットエレクトロントランジ
スタ等が知られている。

これらトランジスタは、高度なエピタキシャル技術や蒸
着によってベース領域を形成するので電子の通路長は、
　０．１μｍμｍトートることが弓部であるものの、こ
れらトランジスタは、一部のものを除い′ζ、そのベー
ス内での再結合による利得の減小が無視できなかったり
、ベースの厚みの減小化に伴うベース抵抗の増大が大き
な問題となり更に隼禎回路化に際しく回路設計に制約が
ある。したがって、この種のＦＥＴはブレナー型構成を
と−２ζ且つその電子通路接部らゲート長の短縮化が図
られることが強く要求されている。

発明の目的 本発明は十達した要求を満足し、リソグラフィー技術に
基づく制約を超えてそのゲート長を充分小さくすること
ができ′ζ最＾動作周波数ｆ、≧３００Ｇｌｌｚ程度の
ブレナー型の超晶速ＦＦ、Ｔを得るごとがＣきる化合物
半導体装置の製法をＩが供するものである。

発明の概要 本発明において味、基板上に気相成長に対するマスク層
を選択的に形成する工程と、第１の化合物半導体の気相
成長工程と、第２の化合物半導体の気相成長工程とを経
るものであり、第１の気相成長工程においては上述した
マスク層の存在に、１ってこのマスク層が存在しない部
分の即ち１ｉ５ｆ８外部に露呈した鋸機表面に選択的に
化合物半導体の気相成長を行うものであるが、その１１
さをマスク層の１￥さ以１−に形成しくいくことによっ
（、その気相成長層がマスク層」−を覆っζ行くよつに
その（則力からマスク１ｔ４中火に向っ（成長されるよ
うにな３゜しかしながら、この気相成長は、マスク層Ｈ
に渡るものの、このマスク層十の中央の一部に空所を残
存さセるようにマスク層の幅及び気相成長の実質的厚さ
を選定して第１の化合物半導体Ｊ＠を形成する。また第
２の気相成長工程においては、第１の化合物半導体１−
に形成した空所の少くとも一部を埋めるようにその気相
成長を行い第２の化合物半導体層を気相成長するものＣ
あり、この第１の化合物半導体層と第２の化合物半導体
層との界面に電位障壁を形成するものである。

実施例 第１図〜第５図を参照して本発明によるＧａＡｓ化合物
半導体ＦＥＴを形成する場合の一例を詳細に説明しよう
。

この例においては、先ず！１８１図に不ずように、不純
物がドープされていない半絶縁性の例えばＧａＡｓ基板
（１）を設け、その−上面上に最終的にゲート部を形成
ゼん＾Ｊる部分を含ん（、ごのり−１−長より大なる所
要の１ｌｌｌｌｌＷを有“→るマスク層（２）４ストラ
イブ状に、例えは第１図に１昌Ｊろ紙面と、”ｔ１＋父
Ｊる方向に組長し゛（選択的に形成３る。このマスクｒ
ｔａ　＋ｚ＋は爾後、この基板（１）ｌに形成する化合
物゛１１１００気相成長に対′Ｊるマスク効果を自“→
る、即もこの化合物半導体層が気相成長される、二との
ムい例えば５ｉ（ｈ、Ｓ　ｉＪ　４等の絶縁股或いはＷ
、Ｃｒ、Ｔａｓ　Ｔ＋、旧等の１８ｉ融点金属股上り成
る。またこのマスク層（２）は、例えば敬白Å以上の１
１／さに「ＩＸ１面居着等によって形成し、これをリソ
クラソイ−技術によっ′Ｃイｈ要部分のエツチング除去
をなすことによっ”ζ所要のパターンに形成する。この
−マスクｒ＊（２）は、その幅Ｗ即ちゲート長方向の幅
をＩｐｍに、また紙面と直交する方向の長さを１０７７
１Ｔｌ以１に形成し得る。

次に第２図にボずように、第１の化合物半導体例えば高
濃度にｎ型の不純物がトープされたＧａＡｓよりなる第
１の化合物半導体層（３）を例えばＭＯＣＶＤ（Ｍｅｔ
ａｌ　０ｘｉｄｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄ
ｅｐｏｓｉｔｉｏｎ　）により気相１ピタ・１ノヤル成
長する第１の気相成長上杵を行う。この場合、マスク１
２１−ｈにはＧａＡｓ半梼体Ｉｔｓ　＋３１の相出がな
く、マスク層（２）が存７（ゼずに直接外部にｎ’ｔ！
、した見応（１１の表面にのみ６ａ＾Ｓ半導体Ｉｎ　＋
３１のエピタキシャル成長が生しるものであるが、この
場合、特に半導体１１＃＋３１の厚さを、マスク層（２
）のＩ！、１．さより充分大に選ぶごとによって、第２
図中に矢印をもっζ小ずように、半導体層（３）の埋さ
方Ｈの成長に伴っ゛ζマスク層（２）十に跨るような横
方向の成長も律しこれがためマスク層（２）トにその両
側から中央に向っ゛Ｃ半導体Ｉ＠＋３１の成長が１］ね
れるが、この場合マスクｒ＠＋２１の中央におい゛ζ狭
小な間隔ｄをもって半導体層（３）が形成されζいない
空所（４）が残存するようにマスク層（２）の幅Ｗと、
半導体層（３）の厚さを設定する。

その後、第３図にボずように半導体層（３）上に第２の
化合物半導体の気相エピタキシャル成長例えば？１ＯＣ
ＶＤを行っ°ζ、不純物がドープされない晶抵抗の例え
ば＾ｌＧａＡｓより成る第２の化合物半導体層（５）を
空所（４）内を埋め込むように形成する。この第１及び
第２の気相成長は同一の気相成１６反応炉中で連続的に
行うことができる。

その後、必要に応して空所（４）内を残し“（第２の半
導体Ｍ（５）をその表面から平面的にエノチンクし、第
１の化合物半導体ｒｅ　ｔａ＋を露出さセる。このよ・
）にしてマスク層（２）十に、第１の半導体１＠　（３
１間に、第２の半導体ＩＩ　ｆｉｌの一部より成り、最
終的にゲート長の規制を行う狭小な幅ｄを有するゲート
長規制領域（１５）を形成する。

次に第５図に示すように、第１の半導体層（３）１にゲ
ート部の動作領域、この例ではチャンネルを形成する領
域（１６）を構成する例えばｎ型のＧａＡｓ化合物の第
３の気相成長半導体層（６）を同様に例えばＭＯＣＶＤ
法によって形成する。そして、空所（４）内に埋め込ま
れた半絶縁性のゲート長規制領域（１５）上に対向して
ショットキーゲート電極（７）を形成し、その両側にソ
ース及びドレイン各？ｌ！極（８）及び（９）をオーミ
ックに被着する。このようにしζ１」的とするＦＥＴＱ
Ｉを得る。このようにし°（得たＦＥＴ０ＯＩは、ゲー
ト電極（７）トの第３の半導体Ｍ　＋６１よりなる動作
領域（＋６）　Ｉ−に小なる％ｉｄをイーＩする２１′
絶縁性領域（１５）によ、ζそのゲート長が規定された
Ｆ　Ｅ　Ｔが形成される。

そし゛（ごのゲート長を規定する幅ｄを有−４゛る面抵
抗半導体領域（１５）は第１図及び第２図Ｃ説明したよ
うに、例えはりツクラフイー技術によっ゛（選択的に形
成したマスク層（２）の幅Ｗより充分小なる幅に形成し
ＩＭるものであり、この幅ｄは０．２５μｍ以トの充分
小に形成し得る。

なお、第２図における基＆　（１１に対する第１の化合
物半導体ｒ＠＋３１の気相成長は、基板１０の気相成長
を行う表面の結晶向と、これに対するマスク層（２）の
方向の選定によって空所（４）のＷ「面形状が異る。

ずなわら、第２図にボした例では、基板（１）の而が（
１００）結晶面でマスクｗ４［２）の長手方向を基板（
１）の＜１００＞ｈ−向とした場合である。そし”Ｃ１
同様の基板＋１１に対してマスクの長平方向を＜１１０
＞方向に合わせる場合、その（１１０）の断面では第６
図に示すように上に広がる逆台形ないしは逆３角形状と
なり、マスク層（２）の長手方向を＜’１１０＞方向ご
はその断面（１１０）は第７図に小才ように台形ないし
は３角形状となるがいずれも」二連したＦＥＴを得る場
合に通用しｉ！＃るものである。

また上述した例においては、マスク層（２）を絶ｄ層に
よって形成し°ζショットキーゲート電極（７）が半導
体表面に形成される構造をとった場合であるが、成る場
合ショットキーゲート電極自体をマスク層（２）としζ
ＦＥＴを構成することもできる。この場合の例を第８図
〜第１０図を参照して説明する。

この例においても例えばＧａＡｓ基板（１）上にマスク
層（２）を形成するものであるが、このマスクｌｌ１１
＋２＋とし７てショットキーゲート電極となり得る例λ
はタングステンＷの金属層゛を選択的に例えばストライ
プ状に形成する。そして、基板（１）上にこの場合は最
終的に動作領域を構成する第１の気相成長半導体層（３
）、例えばｎ型のＧａＡｓ半導体層を前述したと同様に
例えばＭＯＣＶＤ法による第１のコ、ピタキシャル気相
成長を行って形成する。この場合第６図に説明した結晶
方向の選定をなし°ζ肋而面３角形状の空所（４）がマ
スクｒｆ４（２）十に対応して形成される、Ｌっにする
。

次に、第９図にボずように空所（４）内を埋めるように
最終的にゲート長規制領域を構成するための不純物がド
ープされない半絶縁（１１の例えばＡｌＧ１ｌＡ３によ
るｆｆｓ　２の気相成長半導体層（５）を半導体層（３
）の気相成長に連続し′ζ同様に例えばＭＯＣＶＩ）法
によっ′ζエピタキシャル成長する。

次に第１０図にボ１よ・）に空所（４）内の半導体ｌ＠
（５１を残すように半導体層（５）上より平面的エツチ
ングを行っ′ζ−ト層の半導体層（３）を露呈せしめこ
れの上に夫々ソース及びドレイン電極（８）及び（９）
をオーミックに被着する。この場合マスク層（２）自体
がショットキーゲート電極（７）としζ用いられるもの
であり半導体層（３）によって動作領域（１６）が構成
され、これを挾んでゲート電極（７）に対向し゛ζ空所
＋４１によつて半絶縁性の半導体層（５）の一部からな
るゲート長規制領域（１５）が断面逆３角形状にゲート
電極（７）に向かっζその頂部が対向するように形成さ
れ、これによって実質的にチャンネル長が狭小に規定さ
れたショットキーゲート型のＦ　ＥＴ　（１１を構成す
ることができる。

史にまた、本発明製法を用いζ２・′）のゲートを有す
るＦＥＴを構成するごともできる。この場合の例を第１
１図〜第１４図を参照し′（説明］る。・二の場合第１
１図に不Ｊように第１図及び第２図ご説明したと同様の
」−稈をとっ゛（、基１ｆｌ１１に例えばＳ　ｉ０２の
絶縁性マスク層＋２）　Ｊ：に第１の晶不純物濃度のｎ
型のＧａ１ｌｓ化合物半導体ｌ＠（３１をエピタキシャ
ル成長し、続いて第１２図にネオように第２図の″１１
専体ＩＩ　（５１、この例においては最終的にゲート１
４規制領域を構成する半絶縁性の例えばＡｌＧａＡｓ化
合物事導体層を空所（４）の一部を埋める所要の１！メ
さに形成し、続い゛ζ第１３図に小才ように残る空所（
４）を埋め込むようにＦ層の半導体層（３）と同様の組
成による半導体ｍ（３’）を残る空所（４）を埋め込む
ようにエピタキシャル成長する。その後第１４図に小す
３Ｌうに半導体！（３’）とこれの−トの半導体層（５
）を空Ｉす■（４）内の半導体層（５）及び（３′）を
残し］］つ半導体層（３）を露呈する（）７ｗまで平面
的にエツチング除去し、これの十にゲート動作領域（１
６）を構成するｎ型のＣａＡｓ半導体層（６）を、同様
にＭＯＣシロにＩＬ　−Ｊ　Ｃエピタキシャル成長する
。そし゛（、゛マスクＩｔｉＭ２＋１の久々半導体層（
５）の一部からなる２つの生花ｉｔ　（１１のゲート長
規制領域（１５）に対向して第１及び第２のショットキ
ーゲート電極（７ａ）及び（’Ｉｈ）を被着し、その外
側に人々ソース電極（８）及びトレイン電極（９）をオ
ーミックに被着する。このように４れば、２つのゲート
、すなわち第１及び第２のシη・ノドキーゲートｔａ極
（７ａ）及び＜ＩＩＩ）をイｆする１ｌＴ（２０）を得
ることができる。

史にまた本発明は、いわゆる２次九的エレクトロンガス
２ＤＥＣチャンネルによるＩＩＩＥＭＴＦＥＴを得る場
合に通用することもできる。この場合の例を第１５図〜
第１７図を参照しご説明する。この場合におい−ｒもＧ
ａＡｓ基応（見応　１−にゲート電極となるマスクＦ＠
（２１を形成し、これの上にｎ”−（＋ａＡｓ化合物よ
り成る第１の半導体＋＊　（３１を断面逆３角形の空所
＋４１が形成され且つ空所（４）の底部に一部マスク［
＋２１が露呈残存するようにエピタキシャル成長し、続
いてこれの上にｎ＋＾１ＧａＡｓより成る第２の半導体
層（５）を所要の厚さに１ピタキシャル成長し、統い（
第１６図に７１．３ように空＋９１　＋４＋内を埋め込
むよ・）に゛１−４＃体Ｘ　＋５１１に４′絶＃ｉ竹の
ＧａＡｓ化合物、Ｌり成る第；号の半導体１ｍ　＋６１
をエピタキシャル成長し、第１７図に小−４よつにこの
半導体層（６）とこれの１・の」′導体Ｉｔ：　（５１
を表面側より平面的にエツチングしζ空１す１（４）内
の半導体１４　（６１及び（５）を残して半導体１ｔ４
　＋３１を露出さ・υる。このようにしく　ＧａＡｓ半
導体ｒ＠ｊ３１間にどれに比し１ネルキーギヤツブの大
きい＾１ＧａＡｓ半導体層（５）の一部より構成された
断面Ｖ字状の領域（１７）が半！＠縁（ＩＩ−半導体層
（６）の一部より成る領域（１８）を挾んで配置される
ようになし、−万事導体層（３）にソース及びドレイン
各電極傳）及び（９）をメーミソクに被着する。このよ
うな構成によれば、半導体領域（１７）及び（１８）の
間に形成される電位障壁によっζこの半導体Ｆｆｌ（１
７）に沿７７２次元的エレクトロンガス領域が形成され
これによっζ）ＩＥＭＴＦＲＴ　（２１）が構成される
。

なお第１０図及び第１７図でボした例のようにマスク層
（２）自体をゲート電極とする場合、これが半専体屓内
に埋め込れζいるものＣあるの（、その端子取り出しは
これのトに形成された半導体層の一部をＦＦ、Ｔの動作
部外におい′（一部エソチング除去し′ζゲート電極（
７）の端部を露出するごとによっ（外部導出を１１うと
か、或いはＦ　Ｅ　Ｔの動作部外において例えば各半導
体層にイオン孔１人等によ−。

（選択的に西不純物濃度のゲート電極に達する低抵抗の
端子導出領域を形成するようなすことができる。

なお、第１８図は第７図Ｃ説明した態様をとってｎ型の
ＧａＡｓ半導体層（３）のエピタキシャル成長を行い空
所（４）がマスク層＋２１　士、にそのまま残存した状
態としζごれの十にショットキーゲート電極（７）を被
着し、その両側にソース及びトレイン各電極（８）及び
（９）をオーミックに被着したものである。

発明の効果 一ヒ述した本発明製法によれば、基線（１）上にマスク
層（２）を選択的に形成することによっζ、選択的気相
成長を行い、マスク１１（２１十に入り込む半導体Ｉｌ
ｌ　（３１の形成と、空所（４）の残存とを巧みに利用
することによっ゛（実質的ケ−１−に、を実！／￥１的
にｉｆり小に規制するものであるのでリソグラフィー技
術を直接的或いは間接的に利用１°るにも拘ら一４′こ
のリソグラソイ−の精度によ−、ζゲート長の最小限が
規定されることを回避（きるのＣ１充分狭小な例えば０
４２５μｒｎ以トのチ中ンネル長の形成金用怠に行うこ
とができこれによっ（ｆ　Ｔ　’−３００ＧＩＩ２の、
化合物半導体の電子移動度が人ごある特性を充分生かし
た超高速電界効果トランジスタを得ることが（きるもの
Ｃある。

また本発明構成によればいわはプレナー型構成をとるの
ご集積回路を構成する場合に有利なものである。

【図面の簡単な説明】

第１図〜第５図は本発明による化合物半導体装置の製法
の一例の各工程の拡大路線的６而図、第６図及び第７図
はその一部の工程の拡大路線的６而図、第８図へ・第１
Ｏ図は本発明製法の他の例の各工程の路線的拡大断面図
、９Ａ１１し１〜第１４図は本発明製法の更に他の各玉
Ｐ−における拡大路線的…「面図、第１５図〜第１７図
は本発明！ｌｉ！ｌ法の史に他の例の各１稈におりる路
線的拡大…１面図、第１８図は化合物゛ｌ′導体装置の
説明図である。 （１）は半導体基板、（２）はマスク層、＋３１　、　
＋５１及び（６）は第１．第２及び第３の半導体層、（
４）は空所、（７）はゲート電極、（８）及び（９）は
ソース及びトレイン電極である。

Claims (1)

【特許請求の範囲】
1. 基鈑」−に気相成長に対するマスク層を選択的に形成す
   る工程と、第１の化合物半導体の気相成長工程と、第２
   の化合物半導体の気相成長工程とを有し、上記第１の気
   相成長工程によって上記基鈑表向の上記マスク層が形成
   されＣいない部分」二から上記マスク層上に渡り、且つ
   上記マスク層上の中央の一部に空所を残存させるように
   第１の化合物半導体層を気相成長させ、上記第２の気相
   成長工程によって上記空所の少くとも一部を埋め゛ζ上
   記第１の化合物半導体層との界面に電位障壁を形成する
   第２の化合物半導体層を形成することを特徴とする化合
   物半導体装置の製法。