JPS6222488A - ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS6222488A JPS6222488A JP16222685A JP16222685A JPS6222488A JP S6222488 A JPS6222488 A JP S6222488A JP 16222685 A JP16222685 A JP 16222685A JP 16222685 A JP16222685 A JP 16222685A JP S6222488 A JPS6222488 A JP S6222488A
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- gallium arsenide
- type gaas
- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ガリウム砒素シー？）キー障壁接合ゲート型
電界効果トランジスタの製造方法に関する。
電界効果トランジスタの製造方法に関する。
ガリウム砒素シーブトキー障壁接合ゲート型電界効果ト
ランジスタ（以後ＧａＡｓ、ＭＢＳＦＥＴと記す）を基
本素子として用いたＧａＡ ｓ集積回路は、シリコン集
積回路よりも高速動作が可能であり、現在開発が進めら
れている。特に、駆動素子としてノーマリオフ型のＧａ
Ａｓ、ＭＥＳＦＥＴ を用いると、消費電力も少なくて
済むという利点を持つため、大。
ランジスタ（以後ＧａＡｓ、ＭＢＳＦＥＴと記す）を基
本素子として用いたＧａＡ ｓ集積回路は、シリコン集
積回路よりも高速動作が可能であり、現在開発が進めら
れている。特に、駆動素子としてノーマリオフ型のＧａ
Ａｓ、ＭＥＳＦＥＴ を用いると、消費電力も少なくて
済むという利点を持つため、大。
規模な集積回路では有利と々る。ノーマリオフ型ＧａＡ
ｓ、 ＭＥ８ＦｇＴの高性能化には、ゲート電極とソー
ス電極及びドレイン電極の間の表面空乏層の影響を抑え
、ソース抵抗及びドレイン抵抗を小さくすることが重要
である。
ｓ、 ＭＥ８ＦｇＴの高性能化には、ゲート電極とソー
ス電極及びドレイン電極の間の表面空乏層の影響を抑え
、ソース抵抗及びドレイン抵抗を小さくすることが重要
である。
第３図（ａ）〜（ｄｌｌ’ｊ、従来のＧａＡｓ、ＭＥ８
ＦＥＴの製造方法（電子通信学会技術報告書、 ５８Ｄ
８４−１２２゜１９８５）を説明するための工程順に示
した断面図である。
ＦＥＴの製造方法（電子通信学会技術報告書、 ５８Ｄ
８４−１２２゜１９８５）を説明するための工程順に示
した断面図である。
第３図（、）において、３１は半絶縁性ＧａＡｓ基板、
３２は例えばキャリア密度１ ｘ ｌ Ｑ”ｃｍ−’
、厚さ０．１μ風のｎ型ＧａＡｓ動作層、３３はこのｎ
型ＧａＡｓ動作層３２とシ１ットキー接合を形成する例
えば厚さ５ｏｏｏＸの高融点金属のシリサイド（例えば
タングステンシリサイド）層である。
３２は例えばキャリア密度１ ｘ ｌ Ｑ”ｃｍ−’
、厚さ０．１μ風のｎ型ＧａＡｓ動作層、３３はこのｎ
型ＧａＡｓ動作層３２とシ１ットキー接合を形成する例
えば厚さ５ｏｏｏＸの高融点金属のシリサイド（例えば
タングステンシリサイド）層である。
まず、これらｎ型ＧａＡｓ動作層３２及び高融点金属の
シリサイド３３上に例えば厚さ２ｏｏｏｉの酸化ケイ素
膜３４を被着する。
シリサイド３３上に例えば厚さ２ｏｏｏｉの酸化ケイ素
膜３４を被着する。
次に、第３図（ｂ）に示すようＫ例えばＣＦ４ガスを用
いたりアクティブイオンエツチングにより酸化ケイ素膜
３４を異方性エツチングし、高融点金属のシリサイド３
３の近傍にのみ酸化ケイ素膜を残して側壁３５を形成す
る。
いたりアクティブイオンエツチングにより酸化ケイ素膜
３４を異方性エツチングし、高融点金属のシリサイド３
３の近傍にのみ酸化ケイ素膜を残して側壁３５を形成す
る。
次に、第３図（Ｃ）に示すように、ｎ型ＧａＡｓ動作層
３２上Ｋ例えばキャリア密度３ ｘ ｌ Ｑ”ｃｍ−”
、厚さ０．２μｍの高濃度ｎ型ＧａＡｓ層３６をエピ
タキシャル成長させる。このエピタキシャル成長層全形
成する方法としては例えばトリメチルガリウム（ＴＭＧ
）、アルシン（ＡｓＨ３）、硫化水素（ｎｔｓ） を
原料ガスとし７’ＣＭＯＣＶＤ法を用いることができる
。
３２上Ｋ例えばキャリア密度３ ｘ ｌ Ｑ”ｃｍ−”
、厚さ０．２μｍの高濃度ｎ型ＧａＡｓ層３６をエピ
タキシャル成長させる。このエピタキシャル成長層全形
成する方法としては例えばトリメチルガリウム（ＴＭＧ
）、アルシン（ＡｓＨ３）、硫化水素（ｎｔｓ） を
原料ガスとし７’ＣＭＯＣＶＤ法を用いることができる
。
次に、第３図（ｄ）に示すように高濃度ｎ型ＧａＡｓ層
に対してオーム性の電極３７及び３８を形成する。
に対してオーム性の電極３７及び３８を形成する。
しかしながら、このようにして製造したＧａＡｓＭｌ、
５ＰＥＴは、側壁及び高濃度ｎ型Ｇ ａ Ａ ６層の下
Ｋｎ型ＧａＡｓ層があるために寄生抵抗が生じ、電気的
特性が十分に良好であるとは言い難い。
５ＰＥＴは、側壁及び高濃度ｎ型Ｇ ａ Ａ ６層の下
Ｋｎ型ＧａＡｓ層があるために寄生抵抗が生じ、電気的
特性が十分に良好であるとは言い難い。
本発明の目的は、この問題点を解決したガリウム砒素層
■ｙ）キー障壁接合ゲート型電界効果トランジスタの製
造方法を提供することにある。
■ｙ）キー障壁接合ゲート型電界効果トランジスタの製
造方法を提供することにある。
本発明のガリウム砒素層・ブトキー障壁接合ゲート型電
界効果トランジスタの製造方法は、半絶縁性ガリウム砒
素基板の（１００）面上に設けられたｎ型ガリウム砒素
動作層表面に、シ胃ットキー障壁接合ゲートとして高融
点金属あるいは高融点金属の化合物あるいはこれらのシ
リサイド層を（ｏｔＴ）面にほぼ平行に設ける工程と、
少々くともソース及びドレイン領域に高濃度ｎ型ガリウ
ム砒素層を選択エピタキシャル成長させるために開口部
を設けたマスク材を設ける工程と、この開口部のｎ型ガ
リウム砒素動作層を異方性の化学エツチング液でエツチ
ングした後に、高濃度ｎ型ガリウム砒素層を選択エピタ
キシャル成長させる工程を含んで構成される。
界効果トランジスタの製造方法は、半絶縁性ガリウム砒
素基板の（１００）面上に設けられたｎ型ガリウム砒素
動作層表面に、シ胃ットキー障壁接合ゲートとして高融
点金属あるいは高融点金属の化合物あるいはこれらのシ
リサイド層を（ｏｔＴ）面にほぼ平行に設ける工程と、
少々くともソース及びドレイン領域に高濃度ｎ型ガリウ
ム砒素層を選択エピタキシャル成長させるために開口部
を設けたマスク材を設ける工程と、この開口部のｎ型ガ
リウム砒素動作層を異方性の化学エツチング液でエツチ
ングした後に、高濃度ｎ型ガリウム砒素層を選択エピタ
キシャル成長させる工程を含んで構成される。
このガリウム砒素層・アトキー障壁接合ゲート型電界効
果トランジスタの製造方法は、ゲート電極を（０１丁）
面にほぼ平行に形成することと、高濃度口型ガリウム砒
素層を選択エピタキシャル成長させる前に口型ガリウム
砒素動作層を異方性の化学エツチング液でエツチングす
ることが重要な点である。
果トランジスタの製造方法は、ゲート電極を（０１丁）
面にほぼ平行に形成することと、高濃度口型ガリウム砒
素層を選択エピタキシャル成長させる前に口型ガリウム
砒素動作層を異方性の化学エツチング液でエツチングす
ることが重要な点である。
高濃度ｎ型ＧａＡｓ層はｎ型ＧａＡｓ層よりも比抵抗が
小さいので、ゲート電極直下以外のｎ型ＧａＡｓ層を高
濃度ｎ型ＧａＡｓ Ｍに置きかえれば、寄生抵抗が小さ
くなり、Ｇ ａ Ａ ｓ ＭＥＳ Ｆ ＥＴの電気的特
性が向上すると期待される。
小さいので、ゲート電極直下以外のｎ型ＧａＡｓ層を高
濃度ｎ型ＧａＡｓ Ｍに置きかえれば、寄生抵抗が小さ
くなり、Ｇ ａ Ａ ｓ ＭＥＳ Ｆ ＥＴの電気的特
性が向上すると期待される。
ところで、ＧａＡｓは化合物半導体であるため、化学エ
ツチングした時のエツチング形状が、結晶方位によって
異なることがある。また、選択エピタキシャル成長した
時の成長層の形状も結晶方位によって異なる。従って、
ＧａＡｓ ＭＲ８ＦＥＴのゲート方向を適当に選ぶこと
によってＧａＡｓＭＥ８ＦＥＴの電気的特性をより一層
向上させることができる。
ツチングした時のエツチング形状が、結晶方位によって
異なることがある。また、選択エピタキシャル成長した
時の成長層の形状も結晶方位によって異なる。従って、
ＧａＡｓ ＭＲ８ＦＥＴのゲート方向を適当に選ぶこと
によってＧａＡｓＭＥ８ＦＥＴの電気的特性をより一層
向上させることができる。
以下、図面に従って本発明の詳細な説明する。
第１図（ａｌ〜（ｅ）Ｆ′を本発明の一実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
第１図（ａ）において、ｌｌは上面が（１００）面の半
絶縁性ＧａＡｓ基板、１２は例えばＳｉ＋を加速エネル
ギー５０ ｋｅＶで２．２ Ｘ １０” ｃｍ−２注入
した後、ＣＶＤ５ｉ０２膜を保護膜としてアニールして
形成したｎ型ＧａＡｓ層、１３はこのｎ型ＧａＡｓ層１
２とシ・ットキー接合を形成する例えば厚さ５０００大
の高融点金属のシリサイド（例えばタングステンシリサ
イドつ層で、（０１■）面に平行に形成されている。
絶縁性ＧａＡｓ基板、１２は例えばＳｉ＋を加速エネル
ギー５０ ｋｅＶで２．２ Ｘ １０” ｃｍ−２注入
した後、ＣＶＤ５ｉ０２膜を保護膜としてアニールして
形成したｎ型ＧａＡｓ層、１３はこのｎ型ＧａＡｓ層１
２とシ・ットキー接合を形成する例えば厚さ５０００大
の高融点金属のシリサイド（例えばタングステンシリサ
イドつ層で、（０１■）面に平行に形成されている。
まず、これらｎ型ＧａＡｓ動作層１２及び高融点金属の
シリサイド層１３上に例えば厚さ１５００′Ａの酸化ケ
イ素膜１４を被着する。
シリサイド層１３上に例えば厚さ１５００′Ａの酸化ケ
イ素膜１４を被着する。
次に、第１図（ｂ）に示すように、例えばＣＦ４ガスを
用いたりアクティブイオンエツチングにより酸化ケイ素
膜１４をエツチングし、ｎ型ＧａＡｓ動作層１２の表面
を露出させる。
用いたりアクティブイオンエツチングにより酸化ケイ素
膜１４をエツチングし、ｎ型ＧａＡｓ動作層１２の表面
を露出させる。
次に１第１図（ｃ）に示すようにｎ型ＧａＡｓ動作層を
例えばリン酸と過酸化水素水と水を４：１：９００体積
比で混合したエツチング液で約５ｏｏｉから１０００人
エツチングする。
例えばリン酸と過酸化水素水と水を４：１：９００体積
比で混合したエツチング液で約５ｏｏｉから１０００人
エツチングする。
次に、第１図（ｄ）に示すように、ｎ型ＧａＡｓ動作層
１２上に例えばキャリア密度３ ｘ １０”ｃｍ″″３
．厚さ３０００Ａの高濃度ｎ型ＧａＡｓ ｆ＠ １５を
選択的にエピタキシャル成長させる。このエピタキシャ
ル成長層を形成する方法としては例えばトリメチルガリ
ウム（ＴＭＧ）、アルシン（ＡｓＨｓ）、硫化水素（ｎ
、ｓ） を原料ガスとしたＭＯＣＶＤ法を用いること
ができる。
１２上に例えばキャリア密度３ ｘ １０”ｃｍ″″３
．厚さ３０００Ａの高濃度ｎ型ＧａＡｓ ｆ＠ １５を
選択的にエピタキシャル成長させる。このエピタキシャ
ル成長層を形成する方法としては例えばトリメチルガリ
ウム（ＴＭＧ）、アルシン（ＡｓＨｓ）、硫化水素（ｎ
、ｓ） を原料ガスとしたＭＯＣＶＤ法を用いること
ができる。
最後に、第１図（ｅ）に示すように高濃度ｎ型ＧａＡｓ
層に対してオーム性の′１ｃ甑（例えばＡｕＧｅ／Ｎ１
）１６及び１７全形成して、ＧａＡｓ ＭＥＳＦＥＴが
形成される。
層に対してオーム性の′１ｃ甑（例えばＡｕＧｅ／Ｎ１
）１６及び１７全形成して、ＧａＡｓ ＭＥＳＦＥＴが
形成される。
次罠、このようにして形成されたＧａＡｓ ＭＥＳＦＥ
Ｔの電気的特性の測定結果について第２図を用いて説明
する。第２図はゲート長０．５μ扉のＦＥＴの性能を表
わす相互コンダクタンスのエツチング深す さ依存性である。第２Ｆ５ＡにおいてＯ’ＦＦ：Ｔとは
ゲート電極が（０１１）面に平行に形成されたＦＥＴで
あり、９０°ＦＥＴ とはゲート電極が（ＯＩＴ）面
に平行に形成されたＦＩＴである。図２Ｉ／ｉ、ＯｏＦ
］ｌ！ｉＴではエツチング深さを３０ＯＡ より深くす
るとかえって相互コンダクタンスが小さくなってしまう
のに対し、９０°ＰＥＴではエツチング深さを深くする
程、相互コンダクタンスが大きくカリ、例えば、エツチ
ング深さがｔｏｏｏＸの時、３７０ ｍ８／ｍという大
き々相互コンダクタンスが得られ、エツチング深さがｏ
Ｘの時の２．８倍となっていることがわかる。
Ｔの電気的特性の測定結果について第２図を用いて説明
する。第２図はゲート長０．５μ扉のＦＥＴの性能を表
わす相互コンダクタンスのエツチング深す さ依存性である。第２Ｆ５ＡにおいてＯ’ＦＦ：Ｔとは
ゲート電極が（０１１）面に平行に形成されたＦＥＴで
あり、９０°ＦＥＴ とはゲート電極が（ＯＩＴ）面
に平行に形成されたＦＩＴである。図２Ｉ／ｉ、ＯｏＦ
］ｌ！ｉＴではエツチング深さを３０ＯＡ より深くす
るとかえって相互コンダクタンスが小さくなってしまう
のに対し、９０°ＰＥＴではエツチング深さを深くする
程、相互コンダクタンスが大きくカリ、例えば、エツチ
ング深さがｔｏｏｏＸの時、３７０ ｍ８／ｍという大
き々相互コンダクタンスが得られ、エツチング深さがｏ
Ｘの時の２．８倍となっていることがわかる。
なお、上記の実施例ではゲート電極として高融点金属の
シリサイドを用いたが、高融点金属あるいは高融点金属
の化合物あるいは高融点金属の化合物のシリサイドを用
いてもよい。
シリサイドを用いたが、高融点金属あるいは高融点金属
の化合物あるいは高融点金属の化合物のシリサイドを用
いてもよい。
また、選択成長用のマスク材として酸化ケイ素膜を用い
たが、ＧａＡｓ結晶層が上に成長し力い物質であればよ
い。また、選択成長のための開口部をリアクティブイオ
ンエツチングで設けたが、所定の領域に開口部を開けた
ホトレジストを設け、ホトレジストをマスクとして選択
成長用のマスク材を化学ニー・テングして選択成長のた
めの開口部を設けてもよい。
たが、ＧａＡｓ結晶層が上に成長し力い物質であればよ
い。また、選択成長のための開口部をリアクティブイオ
ンエツチングで設けたが、所定の領域に開口部を開けた
ホトレジストを設け、ホトレジストをマスクとして選択
成長用のマスク材を化学ニー・テングして選択成長のた
めの開口部を設けてもよい。
また、ｎ型ＧａＡｓ動作層のエツチングにリン酸と過酸
化水素水と水の混合液を用いたが、他のエツチング液で
もＧａＡｓのエツチング形状に異方性の生じるものであ
ればよい。
化水素水と水の混合液を用いたが、他のエツチング液で
もＧａＡｓのエツチング形状に異方性の生じるものであ
ればよい。
［発明の効果コ
このように、本方法により作製したガリウム砒素シ冒ッ
トキー障壁接合ゲー）ＪＪ電界効果Ｉ・ランジスタはゲ
ートＴＩＬ極が（０１１）ｆｆｌｊに平行に形成されて
おり、また、高濃度ｎ型ＧａＡｓＪｆｆｉを選択成長さ
せる前に異方性の化学エツチング液でエツチングしてい
るため、相互コンダクタンスの大きい良好な電気的特性
が得られる。
トキー障壁接合ゲー）ＪＪ電界効果Ｉ・ランジスタはゲ
ートＴＩＬ極が（０１１）ｆｆｌｊに平行に形成されて
おり、また、高濃度ｎ型ＧａＡｓＪｆｆｉを選択成長さ
せる前に異方性の化学エツチング液でエツチングしてい
るため、相互コンダクタンスの大きい良好な電気的特性
が得られる。
第１図は本発明の一実施例を説明するための工程順に示
した断面図、第２図は本発明の効果を示す実験結果、第
３図は従来の電界効果トランジスタの製造方法を説明す
るための工程順に示した断面図である。 図において、１１．３１は半絶縁性ＧａＡａ基板１．１
２．３２ｔｊｎ型ＧａＡｓ動作層、１３．３３は高融点
金属のシリサイド層、１４．３４は酸化ケイ素膜、３５
は側壁、１５，３ＧＩｆｉ高濃度ｎ型ＧａＡｓ層、１６
，１７，３７，３８Ｆｉオーム性電極である。 オ １ 口 相互コンダクタンス（ｍＳ／ｍｍ） ７３図
した断面図、第２図は本発明の効果を示す実験結果、第
３図は従来の電界効果トランジスタの製造方法を説明す
るための工程順に示した断面図である。 図において、１１．３１は半絶縁性ＧａＡａ基板１．１
２．３２ｔｊｎ型ＧａＡｓ動作層、１３．３３は高融点
金属のシリサイド層、１４．３４は酸化ケイ素膜、３５
は側壁、１５，３ＧＩｆｉ高濃度ｎ型ＧａＡｓ層、１６
，１７，３７，３８Ｆｉオーム性電極である。 オ １ 口 相互コンダクタンス（ｍＳ／ｍｍ） ７３図
Claims (2)
- （１）半絶縁性ガリウム砒素基板の（１００）面上に設
けられたｎ型ガリウム砒素動作層表面に、シヨットキー
障壁接合ゲートとして高融点金属あるいは高融点金属の
化合物あるいはこれらのシリサイド層を設ける工程と、
少なくともソース及びドレイン領域に高濃度ｎ型ガリウ
ム砒素層を選択エピタキシャル成長させるために開口部
を設けたマスク材を設ける工程と、この開口部のｎ型ガ
リウム砒素動作層を化学エッチングした後に高濃度ｎ型
ガリウム砒素層を選択エピタキシャル成長させる工程を
含むことを特徴とするガリウム砒素シヨットキー障壁接
合ゲート型電界効果トランジスタの製造方法。 - （２）ｎ型ガリウム砒素動作層表面に設けられたシヨッ
トキー障壁接合ゲートの方向が（０１＠１＠）面にほぼ
平行であり、かつ、開口部のｎ型ガリウム砒素動作層の
化学エッチングを、異方性の化学エッチング液を用いて
行なうことを特徴とする特許請求の範囲第（１）項記載
のガリウム砒素シヨツトキー障壁接合ゲート型電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16222685A JPS6222488A (ja) | 1985-07-22 | 1985-07-22 | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16222685A JPS6222488A (ja) | 1985-07-22 | 1985-07-22 | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222488A true JPS6222488A (ja) | 1987-01-30 |
Family
ID=15750365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16222685A Pending JPS6222488A (ja) | 1985-07-22 | 1985-07-22 | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769129A1 (fr) * | 1997-09-30 | 1999-04-02 | Thomson Csf | Procede de realisation de transistor a effet de champ |
-
1985
- 1985-07-22 JP JP16222685A patent/JPS6222488A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769129A1 (fr) * | 1997-09-30 | 1999-04-02 | Thomson Csf | Procede de realisation de transistor a effet de champ |
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