JPS62163377A - ガリウム砒素集積回路の製造方法 - Google Patents
ガリウム砒素集積回路の製造方法Info
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- JPS62163377A JPS62163377A JP560386A JP560386A JPS62163377A JP S62163377 A JPS62163377 A JP S62163377A JP 560386 A JP560386 A JP 560386A JP 560386 A JP560386 A JP 560386A JP S62163377 A JPS62163377 A JP S62163377A
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- JP
- Japan
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- gallium arsenide
- gate electrode
- layer
- type gaas
- type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ガリウム砒素集積回路の製造方法に関し、特
に電気的特性のほぼ同一な複数個のショットキー障壁接
合ゲート型′肛界効果トランジスタを有するガリウム砒
素集積回路の製造方法に関する、 〔従来の技術〕 ガリウム砒素ショットキー障壁接合ゲート型・、に界効
果トランジスタ（以後ＧａＡｓＭＥＳＦ’ＥＴと記す）
を基本素子として用いたＧ ａ Ａ ｓ集積回路は、シ
リコン集積回路よりも高速動作が可能であり、現在開発
が進められている。集軸回路においては、基本素子の高
性能化とともに、基本素子の性能の高均一化が望まれる
。
に電気的特性のほぼ同一な複数個のショットキー障壁接
合ゲート型′肛界効果トランジスタを有するガリウム砒
素集積回路の製造方法に関する、 〔従来の技術〕 ガリウム砒素ショットキー障壁接合ゲート型・、に界効
果トランジスタ（以後ＧａＡｓＭＥＳＦ’ＥＴと記す）
を基本素子として用いたＧ ａ Ａ ｓ集積回路は、シ
リコン集積回路よりも高速動作が可能であり、現在開発
が進められている。集軸回路においては、基本素子の高
性能化とともに、基本素子の性能の高均一化が望まれる
。
従来のＧａＡｓ−ＭＥＳＦＥＴは、例えば１９８５ 年
の電子通信学会技術報告？、５ＳＤ８４−１２２によれ
ば第３図（ａｌ〜（ｄｌの工程により製造されていた。
の電子通信学会技術報告？、５ＳＤ８４−１２２によれ
ば第３図（ａｌ〜（ｄｌの工程により製造されていた。
すなわち、第３図ｔａｌにおいて、３１は半絶縁性（）
ａ Ａ Ｓ基板、３２は例えばキャリア密度１×１０
１７ｍ 、厚さ０．１μｍのｎ型Ｇ ａ Ａ ｓ動作
層、３３はこのｎ型ＧａＡｓ動作層３２とショットキー
接合を形成する例えば厚さ５０００人の高融点金属のシ
リサイド（例えばタングステンシリサイド）層である。
ａ Ａ Ｓ基板、３２は例えばキャリア密度１×１０
１７ｍ 、厚さ０．１μｍのｎ型Ｇ ａ Ａ ｓ動作
層、３３はこのｎ型ＧａＡｓ動作層３２とショットキー
接合を形成する例えば厚さ５０００人の高融点金属のシ
リサイド（例えばタングステンシリサイド）層である。
まず、これらｎ型ＧａＡｓ動作層３２及び高融点金属の
シリサイド３３上Ｋ例えば厚さ２０００人の酸化ケイ素
膜３４を被着する。
シリサイド３３上Ｋ例えば厚さ２０００人の酸化ケイ素
膜３４を被着する。
次に、第３図（ｂｌに示すように例えばＣＦ４ ガスを
用いたりアクティブイオンエツチングにより酸化ケイ素
膜３４を異方性エツチングし、高融点金属のシリサイド
３３の近傍にのみ酸化ケイ素膜を残して側壁３５を形成
する。
用いたりアクティブイオンエツチングにより酸化ケイ素
膜３４を異方性エツチングし、高融点金属のシリサイド
３３の近傍にのみ酸化ケイ素膜を残して側壁３５を形成
する。
次に、第３図ｔｅｌに示すように、ｎ型（） ａ Ａ
ｓ動作）音３２上に例えばキャリア密度３ｘｌＯｔｙｎ
。
ｓ動作）音３２上に例えばキャリア密度３ｘｌＯｔｙｎ
。
厚さ０．２μｍの高９度ｎ型（）ａＡｓ Ｊ３ｉ ３６
をエピタキシャル成長させろうこのエピタキシャル成長
層を形成する方法としては例えばトリメチルガリウム（
ＴＭＧ）、アルシン（ＡｓＨ３） 、硫化水素（１−Ｉ
２Ｓ）を原料ガスとし＊ＭＯＣＶＤ （Ｎ１ｅｔａｌ
Ｏｒ −ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ ）法を用いることができる。
をエピタキシャル成長させろうこのエピタキシャル成長
層を形成する方法としては例えばトリメチルガリウム（
ＴＭＧ）、アルシン（ＡｓＨ３） 、硫化水素（１−Ｉ
２Ｓ）を原料ガスとし＊ＭＯＣＶＤ （Ｎ１ｅｔａｌ
Ｏｒ −ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ ）法を用いることができる。
次に、第３図（ｄｌＫ示すように高の度ｎ型ＧａＡｓ層
に対してオーム性の電極３７及び３８を形成する。
に対してオーム性の電極３７及び３８を形成する。
しかしながら、このようにして製造したＧ ａ Ａ ｓ
ＭＥＳＦＥＴは、ゲート電極が（０１１） 面に平行
に形成されている場合と、ゲート電極が（０１１）面に
平行に形成されている場合とで電気的特性が異なるので
、これらのＦ’ＥＴ を同一集積回路内に用いるとＦ
ＥＴ特性が均一でなくなるため、一方向のＦＥＴ Ｌ
か用いることができず、マスク設計上での自由度が小さ
くなるという問題点があった。
ＭＥＳＦＥＴは、ゲート電極が（０１１） 面に平行
に形成されている場合と、ゲート電極が（０１１）面に
平行に形成されている場合とで電気的特性が異なるので
、これらのＦ’ＥＴ を同一集積回路内に用いるとＦ
ＥＴ特性が均一でなくなるため、一方向のＦＥＴ Ｌ
か用いることができず、マスク設計上での自由度が小さ
くなるという問題点があった。
本発明の目的は、上記問題点を解決し、二方向に形成さ
れるＧａＡｓＭＥＳＦＥＴの電気的特性をほぼ同一にす
ることができ、マスク設計上での自由度を大さくするこ
とができるガリウム砒素集積回路の製造方法を提供する
ことにある。
れるＧａＡｓＭＥＳＦＥＴの電気的特性をほぼ同一にす
ることができ、マスク設計上での自由度を大さくするこ
とができるガリウム砒素集積回路の製造方法を提供する
ことにある。
本発明のガリウム砒素集積回路の製造方法は、半絶縁性
ガリウム砒素基板の（１００）面上に選択的に形成され
たｎ型ガリウム砒素結晶層を動作領域とし、このｎ型ガ
リウム砒素結晶層上に設けられた高融点金属あるいは高
融点金属の化合物あるいはこれらのシリサイド層をショ
ットキー障壁接合ゲート電極とし、このゲート電極の両
側に高濃度ｎ型ガリウム砒素層を選択エピタキシャル成
長させてソース及びドレイン領域としたショットキＷｉ
壁接合ゲート型電界効果トランジスタが複数個形成され
、それらが互いに有機的に結合されてなるガリウム砒素
集積回路において、高一度ｎ型ガリウム砒素層を選択エ
ピタキシャル成長させる前にソース及びドレイン領域の
ｎ型ガリウム砒素結晶層を異方性の化学エツチング液で
エツチングし、ゲート電極が（０１１）面に平行に形成
されたショットキー障壁接合ゲート型電界効果トランジ
スタとゲート電極が（０１１）面に平行に形成されたシ
ョットキー障壁接合ゲート型電界効果トランジスタの電
気的特性をほぼ同一にすることによって構成される。
ガリウム砒素基板の（１００）面上に選択的に形成され
たｎ型ガリウム砒素結晶層を動作領域とし、このｎ型ガ
リウム砒素結晶層上に設けられた高融点金属あるいは高
融点金属の化合物あるいはこれらのシリサイド層をショ
ットキー障壁接合ゲート電極とし、このゲート電極の両
側に高濃度ｎ型ガリウム砒素層を選択エピタキシャル成
長させてソース及びドレイン領域としたショットキＷｉ
壁接合ゲート型電界効果トランジスタが複数個形成され
、それらが互いに有機的に結合されてなるガリウム砒素
集積回路において、高一度ｎ型ガリウム砒素層を選択エ
ピタキシャル成長させる前にソース及びドレイン領域の
ｎ型ガリウム砒素結晶層を異方性の化学エツチング液で
エツチングし、ゲート電極が（０１１）面に平行に形成
されたショットキー障壁接合ゲート型電界効果トランジ
スタとゲート電極が（０１１）面に平行に形成されたシ
ョットキー障壁接合ゲート型電界効果トランジスタの電
気的特性をほぼ同一にすることによって構成される。
このＧ ａ Ａ ｓ集積回路の製造方法は、高濃度ｎ型
ＧａＡｓ層を選択エピタキシャル成長させる前にｎ型Ｇ
ａＡｓ結晶層を異方性の化学エツチング液でエツチング
し、２方向に形成されたＧａＡｓ ＭＥＳＦＥＴの電気
的特性をほぼ同一にすることが重要な点である。
ＧａＡｓ層を選択エピタキシャル成長させる前にｎ型Ｇ
ａＡｓ結晶層を異方性の化学エツチング液でエツチング
し、２方向に形成されたＧａＡｓ ＭＥＳＦＥＴの電気
的特性をほぼ同一にすることが重要な点である。
ＩＪ ａ Ａ Ｓは化合物半導体であるため、化学エツ
チングした時のエツチング形状が、結晶方位によって異
なることがある。
チングした時のエツチング形状が、結晶方位によって異
なることがある。
また、選択エピタキシャル成長した時の成長層の形状も
結晶方位によって異なる。従って、 ＧａＡｓＭＥＴＦ
ＢＴのソース・ドレイン領域に高濃度ｎ型Ｇ ａ Ａ
Ｓ層を選択エビタヤソヤル成長する前に、ｎ型Ｇ ａ
Ａ ｓ結晶層を化学エツチングすると、ＦＥＴの電気的
特性のエツチング深さ依存性がゲート電極の方向によっ
て異なってくる可能性が考えられる。
結晶方位によって異なる。従って、 ＧａＡｓＭＥＴＦ
ＢＴのソース・ドレイン領域に高濃度ｎ型Ｇ ａ Ａ
Ｓ層を選択エビタヤソヤル成長する前に、ｎ型Ｇ ａ
Ａ ｓ結晶層を化学エツチングすると、ＦＥＴの電気的
特性のエツチング深さ依存性がゲート電極の方向によっ
て異なってくる可能性が考えられる。
第２図は、高濃度ｎ型Ｇ ａ Ａ ｓ層を選択エヒリキ
ンヤル成長する前に、ｎ型０ａＡｓ結晶層をリン酸と過
酸化水素水と水を４：１：９０の体積比で混合したエツ
チング液でエツチングした場合のＦＥＴの相互コンダク
タンスのエツチング深さ依存性をて、我々が行なった実
験結果を示したものである。
ンヤル成長する前に、ｎ型０ａＡｓ結晶層をリン酸と過
酸化水素水と水を４：１：９０の体積比で混合したエツ
チング液でエツチングした場合のＦＥＴの相互コンダク
タンスのエツチング深さ依存性をて、我々が行なった実
験結果を示したものである。
この実験結果は、エツチング深さが３００λ 以下の時
は、０°ＰＥＴの方が９Ｑ”ＦＥＴよりも相互コンダク
タンスが大きいが、さらに深くエツチングし、エツチン
グ深さを４００λから５００人とすると両方向のＰＥＴ
の相互コンダクタンスがほぼ同一となることを示して
いる。本発明は、上記の実験結果に基づｂてなされたも
のである。
は、０°ＰＥＴの方が９Ｑ”ＦＥＴよりも相互コンダク
タンスが大きいが、さらに深くエツチングし、エツチン
グ深さを４００λから５００人とすると両方向のＰＥＴ
の相互コンダクタンスがほぼ同一となることを示して
いる。本発明は、上記の実験結果に基づｂてなされたも
のである。
以下、図面（・こ従って本発明の−に画側を説明する。
第１図ｔａｌ〜ｆｊｌｆｄ本発明の一実施例を説明する
ための工程順に示した断面図である。なお、第１図ｔａ
ｌ〜ｔｅｌはゲート電極が（０１１）面に平行に形成さ
れているＰＥＴの断面図であり、第１図（旬〜（ｊ）は
ゲート電極が（０１１）面に平行に形成されているＦＥ
Ｔの断面図である。
ための工程順に示した断面図である。なお、第１図ｔａ
ｌ〜ｔｅｌはゲート電極が（０１１）面に平行に形成さ
れているＰＥＴの断面図であり、第１図（旬〜（ｊ）は
ゲート電極が（０１１）面に平行に形成されているＦＥ
Ｔの断面図である。
第１図１ｂｌ 、 ＋ｆｌにオイて、１１は上面が（１
００）面の半絶縁性Ｇａ Ａ Ｓ基板、１２ ．１３は
例えばＳ１＋を加速ｘ 不／ｌ／ギー５０１＜ｅＶで２
．２ｘｌＯ”’α 注入した後、ＣＶＤ５ｉ０２
膜を保護膜としてアニールして形成したｎ型Ｇ ａ Ａ
ｓ動作７１，１４゜１５はこれらのｎ型Ｇ ａ Ａ
ｓ動作層１２．１３とシッソトキー接合を形成する例え
ば厚さ５０００人の高融点金属のシリサイド（例えばタ
ングステン７リサイド）層で、ＦＥＴ のゲート電極
となる。ゲート電極１４は（） ａ Ａ Ｓ基板の（０
１１）面に平行に形成され、ゲート電極１５はＯａ Ａ
ｓ基板の（０１１）面に平行に形成されている。
００）面の半絶縁性Ｇａ Ａ Ｓ基板、１２ ．１３は
例えばＳ１＋を加速ｘ 不／ｌ／ギー５０１＜ｅＶで２
．２ｘｌＯ”’α 注入した後、ＣＶＤ５ｉ０２
膜を保護膜としてアニールして形成したｎ型Ｇ ａ Ａ
ｓ動作７１，１４゜１５はこれらのｎ型Ｇ ａ Ａ
ｓ動作層１２．１３とシッソトキー接合を形成する例え
ば厚さ５０００人の高融点金属のシリサイド（例えばタ
ングステン７リサイド）層で、ＦＥＴ のゲート電極
となる。ゲート電極１４は（） ａ Ａ Ｓ基板の（０
１１）面に平行に形成され、ゲート電極１５はＯａ Ａ
ｓ基板の（０１１）面に平行に形成されている。
まず、これらｎ型Ｇ ａ Ａ ｓ動作Ｒ１１２，１３及
びゲート電極１４．１５上に例えば厚さ１５００人の酸
化ケイ素膜１６を被着する。
びゲート電極１４．１５上に例えば厚さ１５００人の酸
化ケイ素膜１６を被着する。
次に、第１図（ｂｌ 、 （ｇｌに示すように例えばＣ
Ｆ４ガスを用い７’ｃ ＩＪアクティブイオンエツチン
グにより酸化ケイ素膜１６をエツチングし、ｎ型ＧａＡ
ｓ動作層１２．１３の表面を露出させる。
Ｆ４ガスを用い７’ｃ ＩＪアクティブイオンエツチン
グにより酸化ケイ素膜１６をエツチングし、ｎ型ＧａＡ
ｓ動作層１２．１３の表面を露出させる。
次に、第１図（Ｃ１、（ｈｌに示すようにｎ型Ｑ ａ
Ａ ｓ動作層を例えばリン酸と過酸化水素水と水を４−
１：９０の体積比で混合したエツチング液で約５０ＯＡ
エツチングする。この時のｎ型Ｇ ａ Ａ ｓ動作層の
断面形状はエツチング深さが浅いために走査型電子顕微
鏡でも観察しがたいが、深くエツチングした時の断面形
状が、ゲート電極が（０１１）面に平行な場合と、ゲー
ト電極が（０１１）面に平行な場合で異なっていること
から、第１図１ｂｌと第１図１ｂｌでは断面形状が異な
っているものと思われる。
Ａ ｓ動作層を例えばリン酸と過酸化水素水と水を４−
１：９０の体積比で混合したエツチング液で約５０ＯＡ
エツチングする。この時のｎ型Ｇ ａ Ａ ｓ動作層の
断面形状はエツチング深さが浅いために走査型電子顕微
鏡でも観察しがたいが、深くエツチングした時の断面形
状が、ゲート電極が（０１１）面に平行な場合と、ゲー
ト電極が（０１１）面に平行な場合で異なっていること
から、第１図１ｂｌと第１図１ｂｌでは断面形状が異な
っているものと思われる。
次に、第１図（ａ＋ 、 ｔｉ＋に示すように、ｎ型Ｇ
ａＡｓ動作層１２．１３上に例えはキャリア密度 ３×
１０ ｃｍ 、厚さ３０００Ａの高濃度ｎ型ＧａＡ
ｓ１５１７．１Ｂを選択的にエビタキンヤル成長させる
。
ａＡｓ動作層１２．１３上に例えはキャリア密度 ３×
１０ ｃｍ 、厚さ３０００Ａの高濃度ｎ型ＧａＡ
ｓ１５１７．１Ｂを選択的にエビタキンヤル成長させる
。
このエピタキシャル成長層を形成する方法としては、例
えばトリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ
３） 、硫化水素（Ｈ２Ｓ ） を原料ガスとしたＭ
ＯＣＶＤ法を用いることができる。この時、高濃度ｎ型
Ｇ ａ Ａ Ｓ層のゲート電極側の側面は、ゲート電極
が（０１１）面に平行な場合には、（１００）面とほぼ
５５゛の角度をなし、ゲート電極が（０１１）面に平行
な場合には（１００）面とほぼ９０°の角度をなす。
えばトリメチルガリウム（ＴＭＧ）、アルシン（ＡｓＨ
３） 、硫化水素（Ｈ２Ｓ ） を原料ガスとしたＭ
ＯＣＶＤ法を用いることができる。この時、高濃度ｎ型
Ｇ ａ Ａ Ｓ層のゲート電極側の側面は、ゲート電極
が（０１１）面に平行な場合には、（１００）面とほぼ
５５゛の角度をなし、ゲート電極が（０１１）面に平行
な場合には（１００）面とほぼ９０°の角度をなす。
次に、第１図１ｂｌ 、 ｔｊ＋に示すように高ａ度
ｎ型ＧａＡｓ層に対してオーム性の電極（例えばＡｕＧ
ｅ／Ｎｉ ）１９ａ 、１９ｂ 、２０ａ 、２０ｂ
を形成して同一基板上にＦＥＴ２１ＱとＦＥＴ２２０が
形成さｎる。これらのＦＥＴ は第２図に示したように
両方向のＦＥＴ の相互コンダクタンスがほぼ同一とな
るエツチング深さ約５００人 に形成されているためほ
ぼ同一の電気的特性を持っている。したがって、これら
のＦＥＴはＱａＡｓ集粕回路において、ゲート方向につ
いて配慮せずに自由に用いることができる。例えば、集
積回路の１つであるメモリーにおいて、従来、１方向の
ＦＥＴ Ｌか用いられないために、例えばＸデコーダ
とＹデコーダに同じパターンを用いることができず、マ
スク設計に不自由であったが、本発明の製法により、２
方向のＦＥ Ｔ が用いられるようになったため、マス
ク設計の自由度が犬きくなり、マスク設計に要する時間
を該少させることかできた。
ｎ型ＧａＡｓ層に対してオーム性の電極（例えばＡｕＧ
ｅ／Ｎｉ ）１９ａ 、１９ｂ 、２０ａ 、２０ｂ
を形成して同一基板上にＦＥＴ２１ＱとＦＥＴ２２０が
形成さｎる。これらのＦＥＴ は第２図に示したように
両方向のＦＥＴ の相互コンダクタンスがほぼ同一とな
るエツチング深さ約５００人 に形成されているためほ
ぼ同一の電気的特性を持っている。したがって、これら
のＦＥＴはＱａＡｓ集粕回路において、ゲート方向につ
いて配慮せずに自由に用いることができる。例えば、集
積回路の１つであるメモリーにおいて、従来、１方向の
ＦＥＴ Ｌか用いられないために、例えばＸデコーダ
とＹデコーダに同じパターンを用いることができず、マ
スク設計に不自由であったが、本発明の製法により、２
方向のＦＥ Ｔ が用いられるようになったため、マス
ク設計の自由度が犬きくなり、マスク設計に要する時間
を該少させることかできた。
なお、上記の実施例ではゲート電極として高融点金属の
シリサイドを用いたが、高融点金属あるいは爾融点金属
の化合物あるいは高融点金属の化合物のシリサイドを用
いてもよい。
シリサイドを用いたが、高融点金属あるいは爾融点金属
の化合物あるいは高融点金属の化合物のシリサイドを用
いてもよい。
また、選択成長用のマスク材として酸化ケイ素膜を用い
たが、ＧａＡｓ結晶層が上に成長しない物質であればよ
い。また、選択成長のための開口部をリアクティブイオ
ンエツチングで設けたが、所定の領域に開口部を開けた
ホトレジストを設け、ホトレジストをマスクとして選択
成長用のマスク材を化学エツチングして選択成長のため
の開口部を設けてもよい。
たが、ＧａＡｓ結晶層が上に成長しない物質であればよ
い。また、選択成長のための開口部をリアクティブイオ
ンエツチングで設けたが、所定の領域に開口部を開けた
ホトレジストを設け、ホトレジストをマスクとして選択
成長用のマスク材を化学エツチングして選択成長のため
の開口部を設けてもよい。
また、ｎ型Ｇ ａ Ａ ｓ動作層のエツチングにリン酸
と過酸化水素水と水の混合取を用いたが、他のエツチン
グ液でもＯａ Ａ ｓのエツチング形状に異方性の生じ
るものであればよい。
と過酸化水素水と水の混合取を用いたが、他のエツチン
グ液でもＯａ Ａ ｓのエツチング形状に異方性の生じ
るものであればよい。
また、エツチング深さを５００λとしたが、このエツチ
ング液さは、ｎ型Ｇ ａ Ａ ｓ層の厚さ、ゲート電極
と高θ度ｎ型Ｏａ Ａ ｓ層の間隔、あるいは用いるエ
ツチング液の異方性の度合によって変化するものである
。
ング液さは、ｎ型Ｇ ａ Ａ ｓ層の厚さ、ゲート電極
と高θ度ｎ型Ｏａ Ａ ｓ層の間隔、あるいは用いるエ
ツチング液の異方性の度合によって変化するものである
。
以上説明したように、本発明により作製したガリウム砒
素集積回路は、高濃度ｎ型ＧａＡｓＲ１Ｉを選択エピタ
キシャル成長させる前にｎ型ＧａＡｓ結晶層を異方性の
化学エツチング液でエツチングし、２方向に形成された
ＧａＡｓＭＥＳＦＥＴの電気的特性をほぼ同一にするこ
とができるため、マスク設計上での自由度が太きくなる
という効果を有するものである。
素集積回路は、高濃度ｎ型ＧａＡｓＲ１Ｉを選択エピタ
キシャル成長させる前にｎ型ＧａＡｓ結晶層を異方性の
化学エツチング液でエツチングし、２方向に形成された
ＧａＡｓＭＥＳＦＥＴの電気的特性をほぼ同一にするこ
とができるため、マスク設計上での自由度が太きくなる
という効果を有するものである。
第１図ｔａ＋〜（ｊ）は本発明の一実施例を説明するた
めの工程Ｊ１ｇｔに示した断面図、なお、第１図ｆａｌ
〜（ｊｌにおいて第１図ｔａｌ〜ｔｅｌはゲート電極を
Ｇ ａ Ａ ｓ基板の（０１１）面に平行に、又第１図
（ｆｌ〜（ｊｌはゲート電極をＧａＡｓ基板の（０１１
）面に平行に形成したスタの製造方法を説明するために
工程順に示した１６ｉ面図である。 １１ 、３１ ・・−・−・半絶縁性Ｇ ａ Ａ ｓ基
板、１２，１３゜３２− ・ｎ型ＵａＡｓ動作層、１４
、１５ 、３３ ・・・・・・高融点金属のシリサイ
ド層、１６．３４・・・・・・酸化ケイ素膜、１７，１
８．３６・・・・・高ぬ度ｎ型ＵａＡｓ／３．１９，１
１９，２１９，３１９，３７．３８ ・−・−・オーム
性電極、２１０・・・・・・ゲート電体が（Ｏｌｌ）面
に平行に形成されたＦＥＴ、２２０・・・・・・ゲート
電極が（０１１）面に平行に形成されたＦＥＴ０代理人
弁理士 内 原 晋 ￥＝１図 狽亙つシク゛クグレス〔ｍｓ／−プ〕 華３ＴｉＪ
めの工程Ｊ１ｇｔに示した断面図、なお、第１図ｆａｌ
〜（ｊｌにおいて第１図ｔａｌ〜ｔｅｌはゲート電極を
Ｇ ａ Ａ ｓ基板の（０１１）面に平行に、又第１図
（ｆｌ〜（ｊｌはゲート電極をＧａＡｓ基板の（０１１
）面に平行に形成したスタの製造方法を説明するために
工程順に示した１６ｉ面図である。 １１ 、３１ ・・−・−・半絶縁性Ｇ ａ Ａ ｓ基
板、１２，１３゜３２− ・ｎ型ＵａＡｓ動作層、１４
、１５ 、３３ ・・・・・・高融点金属のシリサイ
ド層、１６．３４・・・・・・酸化ケイ素膜、１７，１
８．３６・・・・・高ぬ度ｎ型ＵａＡｓ／３．１９，１
１９，２１９，３１９，３７．３８ ・−・−・オーム
性電極、２１０・・・・・・ゲート電体が（Ｏｌｌ）面
に平行に形成されたＦＥＴ、２２０・・・・・・ゲート
電極が（０１１）面に平行に形成されたＦＥＴ０代理人
弁理士 内 原 晋 ￥＝１図 狽亙つシク゛クグレス〔ｍｓ／−プ〕 華３ＴｉＪ
Claims (1)
- 半絶縁性ガリウム砒素基板の（１００）面上に選択的に
形成されたｎ型ガリウム砒素結晶層を動作領域とし、該
ｎ型ガリウム砒素結晶層上に設けられた高融点金属ある
いは高融点金属の化合物あるいはこれらのシリサイド層
をショットキー障壁接合ゲート電極とし、該ゲート電極
の両側に高濃度ｎ型ガリウム砒素層を選択エピタキシャ
ル成長させてソース及びドレイン領域としたショットキ
ー障壁接合ゲート型電界効果トランジスタが複数個形成
され、それらが互いに有機的に結合されてなるガリウム
砒素集積回路において、前記高濃度ｎ型ガリウム砒素層
を選択エピタキシャル成長させる前にソース及びドレイ
ン領域のｎ型ガリウム砒素結晶層を異方性の化学エッチ
ング液でエッチングし、ゲート電極が（０１１）面に平
行に形成されたショットキー障壁接合ゲート型電界効果
トランジスタとゲート電極が（０１１）面に平行に形成
されたショットキー障壁接合ゲート型電界効果トランジ
スタの電気的特性をほぼ同一にしたことを特徴とするガ
リウム砒素集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP560386A JPS62163377A (ja) | 1986-01-13 | 1986-01-13 | ガリウム砒素集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP560386A JPS62163377A (ja) | 1986-01-13 | 1986-01-13 | ガリウム砒素集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62163377A true JPS62163377A (ja) | 1987-07-20 |
Family
ID=11615791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP560386A Pending JPS62163377A (ja) | 1986-01-13 | 1986-01-13 | ガリウム砒素集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62163377A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294642A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 電界効果トランジスタ |
| JPH0456511U (ja) * | 1990-06-25 | 1992-05-14 | ||
| FR2769129A1 (fr) * | 1997-09-30 | 1999-04-02 | Thomson Csf | Procede de realisation de transistor a effet de champ |
-
1986
- 1986-01-13 JP JP560386A patent/JPS62163377A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294642A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 電界効果トランジスタ |
| JPH0456511U (ja) * | 1990-06-25 | 1992-05-14 | ||
| FR2769129A1 (fr) * | 1997-09-30 | 1999-04-02 | Thomson Csf | Procede de realisation de transistor a effet de champ |
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