JPH0294642A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0294642A JPH0294642A JP24801588A JP24801588A JPH0294642A JP H0294642 A JPH0294642 A JP H0294642A JP 24801588 A JP24801588 A JP 24801588A JP 24801588 A JP24801588 A JP 24801588A JP H0294642 A JPH0294642 A JP H0294642A
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- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
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- 150000002500 ions Chemical class 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果ｌ−ランジスタに関し、特にＧ−Ａ、
ショットキー型の電界効果トランジスタに関する。
ショットキー型の電界効果トランジスタに関する。
一般に電界効果トランジスタの高周波特性の向上が要望
されている。
されている。
第４図は従来の電界効果トランジスタの一例の断面図、
第５図（ａ）〜（ｃ）は第４図の電界効果１−ランジス
タの製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
第５図（ａ）〜（ｃ）は第４図の電界効果１−ランジス
タの製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
第４図に示すように、ショットキー型の電界効果トラン
ジスタは、ＧｎＡｎ基板１の表面のゲート電極２を挟ん
で両側の表面下の上層にｎ＋層３Ａその下に０層３ｂか
らなる能動層３．を有し、ｎ＋層３Ａの表面にはゲート
電極２と離れて両側に高不純物濃度エピタキシャル層５
３とその上層にオーミック電極６との有して構成されて
いた。
ジスタは、ＧｎＡｎ基板１の表面のゲート電極２を挟ん
で両側の表面下の上層にｎ＋層３Ａその下に０層３ｂか
らなる能動層３．を有し、ｎ＋層３Ａの表面にはゲート
電極２と離れて両側に高不純物濃度エピタキシャル層５
３とその上層にオーミック電極６との有して構成されて
いた。
次にこの製造方法を説明する。
まず第５図（ａ）の点線に示すように、Ｇ。
Ａ、基板１の上から加速エネルギー４０’ｋｅＶ。
ドース量４ Ｘ １０１２ｃｒａ−”のＳ＋イオン注入
によりｎ−層を形成した後、ショットキー型のゲート電
極２を形成する。
によりｎ−層を形成した後、ショットキー型のゲート電
極２を形成する。
次に、ゲート電極２をマスクとして加速エネルギー５０
ｋｅＶ、 ドース量Ｉ Ｘ １０１部ｃｍ−”のＳＩ
イオンを点線より深く注入して上がｎ＋層３．で下が０
層３ｂの能動層３Ｂをゲート電極２の両側に形成する。
ｋｅＶ、 ドース量Ｉ Ｘ １０１部ｃｍ−”のＳＩ
イオンを点線より深く注入して上がｎ＋層３．で下が０
層３ｂの能動層３Ｂをゲート電極２の両側に形成する。
次に、第５図（ｂ）に示すように、５１０２絶縁膜の側
壁４を形成し、さらに第５図（ｃ）に示すように側壁４
をマスクとして気相成長法により高不純物濃度エピタキ
シャル層５．を形成する。
壁４を形成し、さらに第５図（ｃ）に示すように側壁４
をマスクとして気相成長法により高不純物濃度エピタキ
シャル層５．を形成する。
最後にＡ、Ｇ、 ・Ｎ＋のオーミック電極６を形成する
。
。
上述した従来の電界効果トランジスタは、ＳＩイオン注
入層の表面に高不純物濃度エピタキシャル層を成長させ
ており、高不純物濃度エピタキシャル層の直下であるＧ
ｎＡｎ基板表面近傍は不純物濃度は低く濃度ピーク値は
さらに点線側に深く形成されているのでソース抵抗が大
きく、ショットキー型の電界効果トランジスタの高周波
特性を劣化させるという欠点があった。
入層の表面に高不純物濃度エピタキシャル層を成長させ
ており、高不純物濃度エピタキシャル層の直下であるＧ
ｎＡｎ基板表面近傍は不純物濃度は低く濃度ピーク値は
さらに点線側に深く形成されているのでソース抵抗が大
きく、ショットキー型の電界効果トランジスタの高周波
特性を劣化させるという欠点があった。
本発明の目的は、高周波特性のよい電界効果トランジス
タを提供することにある。
タを提供することにある。
本発明の電界効果トランジスタは、表面下層に能動層を
有するＧｎＡｎ基板と、前記能動層の一部に選択的に形
成されたゲート電極と、該ゲート電極を挟んで前記能動
層の表面の両側に形成された高不純物濃度エピタキシャ
ル層を有するショットキー型の電界効果トランジスタに
おいて、前記高不純物濃度層が前記能動層の濃度ピーク
部近傍までの表面除去部表面に設けられて構成されてい
る。
有するＧｎＡｎ基板と、前記能動層の一部に選択的に形
成されたゲート電極と、該ゲート電極を挟んで前記能動
層の表面の両側に形成された高不純物濃度エピタキシャ
ル層を有するショットキー型の電界効果トランジスタに
おいて、前記高不純物濃度層が前記能動層の濃度ピーク
部近傍までの表面除去部表面に設けられて構成されてい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図、第２図（ａ）
〜（ｃ）は第１図の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
〜（ｃ）は第１図の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
第１図の電界効果トランジスタは、能動層３のｎ１層３
．に表面除去部を有することが異る点以外は第４図の従
来の電界効果トランジスタと同様である。
．に表面除去部を有することが異る点以外は第４図の従
来の電界効果トランジスタと同様である。
製造方法は、第５図（ａ）〜（ｂ）に示した従来と同じ
工程で第１図（ａ）に示すようにｎ＋層３Ａ及び０層３
ｂの能動層３Ｂを有する半導体チップを形成する。
工程で第１図（ａ）に示すようにｎ＋層３Ａ及び０層３
ｂの能動層３Ｂを有する半導体チップを形成する。
次に第２図（ｂ）に示すように、側壁４及びゲート電極
２をマスクとして、ＧｎＡｎ基板１の表面からｎ＋層３
＾中のイオン注入濃度のピーク位置近傍深さｄまでエツ
チングにより除去してｎ＋薄層３．を有する能動層３を
形成する。
２をマスクとして、ＧｎＡｎ基板１の表面からｎ＋層３
＾中のイオン注入濃度のピーク位置近傍深さｄまでエツ
チングにより除去してｎ＋薄層３．を有する能動層３を
形成する。
次に第２図（ｃ）に示すように高濃度不純物エピタキシ
ャルＪＩＩ５を成長させた後、従来と同様に高濃度不純
物エピタキシャル層５の上にＡ工Ｇ６ ・Ｎ＋によりオ
ーミック電極を形成してショットキー型の電界効果トラ
ンジスタを製造する。
ャルＪＩＩ５を成長させた後、従来と同様に高濃度不純
物エピタキシャル層５の上にＡ工Ｇ６ ・Ｎ＋によりオ
ーミック電極を形成してショットキー型の電界効果トラ
ンジスタを製造する。
高不純物濃度エピタキシャル層５は低抵抗を有するｎ＋
薄層３．の表面に接しているので、ソース抵抗が低く従
って高周波特性が改善されている。
薄層３．の表面に接しているので、ソース抵抗が低く従
って高周波特性が改善されている。
第３図（ａ）〜（Ｃ）は本発明の第２の実施例の断面図
である。
である。
前述の第１の実施例にて説明したと同機にして第２図（
ｂ）の構造を得た後、側壁４を除去する。
ｂ）の構造を得た後、側壁４を除去する。
次に第３図（ａ）に示すように、新たに絶縁膜７をゲー
ト電極２を含んで両側のｎ＋層３．の１部の表面を含む
ように覆って形成する。
ト電極２を含んで両側のｎ＋層３．の１部の表面を含む
ように覆って形成する。
次に絶縁膜７をマスクとして高不純物濃度エピタキシャ
ル層５．を成長し、最後に高不純物濃度エピタキシャル
層５．の表面にＡｕＧ、・Ｎ＋によりオーミック電極６
を形成する。
ル層５．を成長し、最後に高不純物濃度エピタキシャル
層５．の表面にＡｕＧ、・Ｎ＋によりオーミック電極６
を形成する。
最後に第３図（ｃ）に示すように絶縁膜７をエツチング
除去してショットキー型の電界効果トランジスタを得る
。
除去してショットキー型の電界効果トランジスタを得る
。
本実施例では、ｎ＋層３Ａの表面を除去した領域内に高
不純物濃度エピタキシャル層５を形成しているため、ｎ
＋層表面除去面の側面３゜の影響をエピタキシャル成長
時に受けることがなく、ファセットの発生しないエピタ
キシャル層が形成でき、後工程での電極・配線形成での
配線切れが少なくなる利点がある。
不純物濃度エピタキシャル層５を形成しているため、ｎ
＋層表面除去面の側面３゜の影響をエピタキシャル成長
時に受けることがなく、ファセットの発生しないエピタ
キシャル層が形成でき、後工程での電極・配線形成での
配線切れが少なくなる利点がある。
以上説明したように本発明は、イオン注入により形成し
た能動層の表面を除去してより高濃度層を露出し、その
表面に高不純物濃度エピタキシャル層を形成することに
より、ソース抵抗を低減して高周波特性に優れたショッ
トキ電界効果トランジスタを得ることができる効果があ
る。
た能動層の表面を除去してより高濃度層を露出し、その
表面に高不純物濃度エピタキシャル層を形成することに
より、ソース抵抗を低減して高周波特性に優れたショッ
トキ電界効果トランジスタを得ることができる効果があ
る。
（ａ）〜（Ｃ）は第４図の電界効果トランジスタの製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
ｌ・・・ＧｎＡｎ基板、２・・・ゲート電極、３・・・
能動層、３ａ・・・ｎ層、３ｂ・・・ｎ層層、４・・・
側壁、５・・・高不純物濃度エピタキシャル層、１５・
・・ｎ′層表面除去面。
能動層、３ａ・・・ｎ層、３ｂ・・・ｎ層層、４・・・
側壁、５・・・高不純物濃度エピタキシャル層、１５・
・・ｎ′層表面除去面。
Claims (1)
- 表面下層に能動層を有するＧ＿ｎＡ＿ｎ基板と、前記
能動層の一部に選択的に形成されたゲート電極と、該ゲ
ート電極を挟んで前記能動層の表面の両側に形成された
高不純物濃度エピタキシャル層を有するショットキー型
の電界効果トランジスタにおいて、前記高不純物濃度層
が前記能動層の濃度ピーク部近傍までの表面除去部表面
に設けられたことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248015A JP2808613B2 (ja) | 1988-09-30 | 1988-09-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248015A JP2808613B2 (ja) | 1988-09-30 | 1988-09-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294642A true JPH0294642A (ja) | 1990-04-05 |
| JP2808613B2 JP2808613B2 (ja) | 1998-10-08 |
Family
ID=17171928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248015A Expired - Fee Related JP2808613B2 (ja) | 1988-09-30 | 1988-09-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808613B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024046026A1 (zh) * | 2022-08-31 | 2024-03-07 | 华为技术有限公司 | 一种制备半导体器件的方法和装置以及半导体器件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163377A (ja) * | 1986-01-13 | 1987-07-20 | Nec Corp | ガリウム砒素集積回路の製造方法 |
-
1988
- 1988-09-30 JP JP63248015A patent/JP2808613B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163377A (ja) * | 1986-01-13 | 1987-07-20 | Nec Corp | ガリウム砒素集積回路の製造方法 |
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|---|---|---|---|---|
| WO2024046026A1 (zh) * | 2022-08-31 | 2024-03-07 | 华为技术有限公司 | 一种制备半导体器件的方法和装置以及半导体器件 |
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|---|---|
| JP2808613B2 (ja) | 1998-10-08 |
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