KR920010584B1 - 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도 및 제2도는 각각 종래형 FET의 에너지 밴드도 및 단면구조도.
제3도 및 제4도는 각각 본 발명의 트랜지스터의 단면도 및 게이트 전극아래의 에너지 밴드도.
제5a도~제5c도 및 제6도는 외부 전위 인가시의 에너지 밴드도.
제7a도~제7c도는 본 발명의 트랜지스터의 기호를 설명하는 도면.
제8도는 2차원 형상 정공을 사용한 경우의 본 발명의 트랜지스터에 관한 에너지 밴드도.
제9a도~제9d도, 제10도, 제11a도, 제11b도, 제12a도, 제12b도, 제13a~제13c도는 2차원 형상 전자 가스를 사용한 경우의 본 발명의 트랜지스터의 작성 공정을 도시한 장치의 단면도.
제14a도~제14c도는 2차원 형상 정공을 사용한 경우의 장치의 단면도.
본 발명은 초고속 트랜지스터에 관한 것으로, 특히 고집적에 적합한 높은 부하구동능력을 갖는 신형 트랜지스터에 관한 것이다.
종래 Si기판상에 고집적화가 실현되어 있는 트랜지스터로서는 그의 동작 원리에서 보아, 바이폴라 트랜지스터와 MOS(Metal-Oxide-Semico-nductor)형 전계효과 트랜지스터(MOSFET)의 2개가 대표적인 것이었다. 바이폴라 트랜지스터가 소수 캐리어의 확산 및 드리프트라고 하는 물리현상을 사용하는 종형 디바이스라고 하면, 전계효과 트랜지스터는 다수 캐리어의 전계에 의한 구동을 사용하는 횡형 디바이스이다.
근래 Si의 물리 상수를 갖는 한계때문에, 트랜지스터 동작의 본질적 기구는 변경시키지 않고, 갈륨-비소(GaAs)를 중심으로한 화합물 반도체를 사용한 초고속 디바이스가 개발되고 있다.
그중에서, 헤테로 접합을 사용한 트랜지스터로서는 헤테로 바이폴라 트랜지스터(예를들면, 일본국 특허공개공보소화 49-43583)과 선택 도우프 헤테로 접합형 전계효과 트랜지스터(예를들면, 일본국 특허 공개공보 소화 56-94779)를 들수 있다. 동작원리면에서 보면, 후자의 트랜지스터는 MOS형 FET와 거의 같다. 그런데, 이와같은 화합물을 사용한 트랜지스터에 있어서는 트랜지스터 동작의 본질적 부분은 Si를 사용한 디바이스로 변경되어 있지 않으므로, 바이폴라 트랜지스터, 전계효과 트랜지스터(이하, FET라 한다)의 각각 고유한 결점은 해결되지 않고 있다.
즉, 헤테로 바이폴라 트랜지스터인 경우에는 분리 영역 확보를 위해, 집직도가 FET에 비해 높지않다는 결점이 있다. 또 바이폴라 트랜지스터인 경우 베이스층 두께는 동작 원리상의 제한 때문에, 얇게 하는데에는 하한이 존재한다.
한편, 전계효과 트랜지스터인 경우에는 고집적에는 적합하지만 공통하는 결점으로서는 전류를 크게 인출하지 못한다는 문제가 발생하였다.
본 발명의 목적은 고집적화에 적합하고, 2차원 형상 캐리어를 캐리어가 존재하는 면에 대해서 수직 방향으로 흐르게 하는 것을 특징으로 하는 새로운 원리에 따른 초고속 트랜지스터를 제공하는 것이다.
제1도에 종래의 선택 도우프 헤테로 접합형 FET의 동작 원리를 설명하기 위한 에너지 밴드 구조를 도시한다. 마찬가지로, 이 FET의 단면 구조를 제2도에 도시한다. 반절연성 GaAs기판(10)상에 통상의 분자선 에페텍시(MBE)법을 사용하여 1㎛정도의 고의로는 불순물을 포함시키지 않는 GaAS층(11)(통상 MBE에서는 불순물 농도 1015cm-3이하의 약한 p-형으로 되어 있다)를 성장시킨다. 다음에, Si를 1×10+8cm-3정도 포함하는 AlxGa1-xAs(x~0.3)층(12)를 500Å정도 성장시켰다. 그후, 소오스 드레인 전극(21), (22) 및 게이트 전극(13)을 형성한다.
같은 반도체 장치의 게이트 전극 바로 아래의 에너지 밴드도를 도시한 것이 제1도이다. 도우핑된 Si원자를 (14)로 나타내고 쇼트키 접합에 의한 공핍층을 (16)으로 나타낸다. AlGaAs와 GaAs는 결정 격자가 동일 종류이고 격자 정수가 매우 가까우므로, 헤테로 접합 계면에서의 계면 준위의 수는 매우 작다고 고려된다. GaAs는 AlxGa1-xAs(x~0.3)에 비해서 전자 친화력이 크므로, 헤테로 접합 계면에는 전자 친화력의 차에 따른 포텐셜 장벽이 생겨, 2차원 형상의 캐리어(15)가 형성된다.
종래의 FET는 이 2차원 형상 캐리어를 헤테로 접합 계면에 따라 흐르게 하는 것에 특징이 있고, 이 때문에 전류를 크게 취하지 않는 것이었다.
본 발명은 제1도에 도시한 헤테로 접합 계면에 존재하는 2차원 형상 캐리어(15)를 GaAs층(11)측에 인출하고, 즉 헤테로 접합 계면에 수직 방향으로 전류로서 인출하고, 게이트 전압에 의해, 2차원 형상 캐리어의 생성 소멸을 제어하는 것으로, 전류의 크기를 변조시켜 트랜지스터 동작을 실행하는 것을 특징으로하는 새로운 트랜지스터 원리를 도입하는 것에 의해, 종래의 선택 도우프 헤테로 접합형 FET나 헤테로 바이폴라 트랜지스터가 갖고 있던 결점을 극복하는 것이다.
본 발명의 기본 구성을 설명하면 다음과 같다.
그의 접합 계면에 캐리어를 형성시킬 수 있는 제1 및 제2의 이종 재료층, 해당 캐리어를 제어하기 위한 제어 전극, 해당 캐리어와 전자적으로 접속된 제1의 전극, 해당 캐리어를 상기 접합 계면의 면에 대해서 수직방향으로 인출하기 이한 전극 영역을 적어도 마련한 반도체 장치이다.
상술한 제1 및 제2의 이종 재료는 일반적으로 양자가 헤테로 접합을 구성하는 반도체 재료를 사용한다. 그리고, 제1의 반도체층의 전자 친화력은 제2의 반도체층의 작게 선택된다. 따라서, 제2의 반도체층에 있어서의 제1의 반도체층과의 계면에 캐리어가 유리된다. 금지 밴드폭은 제1의 반도체층의 것이 제2의 반도체층보다 크게 선택되고, 그 결과 제1의 반도체층의 전자 친화력과 밴드 접합이 제2의 반도체층보다 크게 구성되는 것이 일반적이다.
도전형은 제1의 반도체층의 p형이던가 또는 고의로 불순물을 도우프하지 않는 난도우프(non-doped), 제2의 반도체층이 n형이던가 또는 고의로 불순물로 도우프하지 않은 난도우프, 제3의 반도체층은 p형으로 하는 것이 대표적 구성이다.
제3의 반도체층은 반절연성 반도체 기판내에 불순물 영역을 형성하여 사용하여도 좋고, 제2의 반도체층과 같은 도전형의 반도체 기판내에 불순물 영역을 마련해서 사용해도 좋다.
본 발명의 원리를 적용해서, 엔헨스먼트형 트랜지스터 및 공핍형 트랜지스터의 양형태를 제작하는 것은 물론 가능하다. 채널을 구성하는 헤테로 접합면과 게이트 전극과의 거리 또는 제1, 제2 및 제3의 반도체층 각각의 불순물 농도, 막두께에 의해 조절할 수 있다.
먼저, 본 발명의 신형 트랜지스터의 동작 원리를 p형 GaAs과 n형 AlxGa1-xAs의 헤테로 접합을 사용해서 작성한 본 발명의 트랜지스터에 대해서, 소자 단면도(제3도)와 에너지 밴드도(제4도)를 사용해서 설명한다. 그후, 외부 전위를 인가한 경우의 동작 특성에 대해서 설명한다.
제3도에 도시한 바와같이, 소정의 반도체 기판(10)상에 200Å에서 1000Å정도의 p형 GaAs층(17)과 이층과 헤테로 접합을 형성하는 300Å에서 1000Å정도의 n형 AlxGa1-xAs(x~0.3정도)층(12)를 작성한다. 전자 친화력이 차때문에 AlxGa1-xAs층 중의 자유 전자는 p형 GaAs층(17)측의 헤테로 접합 계면에 축적하고, 2차원 형성 전자 가스층(15)를 형성하고 있다. 제4도에 이 상태를 나타낸 밴드 구조도르 도시한다. 제4도에 있어서, 제3도와 동일 부위는 동일 부호로 나타낸다. 제4도에 (Ⅰ), (Ⅱ) 및 (Ⅲ)로서 나타낸 것을 각 부분을 표시한 것으로, (Ⅰ)은 층(12), (Ⅱ)는 층(17), (Ⅲ)은 층(18)에 각각 대응한다.
본 발명의 트랜지스터는 2차원 형상 캐리어(15)와 옴 접촉을 하는 소오스 전극(29), 이 캐리어(15)를 생성 소멸시키는 게이트 제어전극(30)을 갖고, 이 제어 전극(30) 및 2차원 형상 캐리어(15)의 바로 아래에 위치하는 제3의 반도체 영역(18)(이 경우에는 두께 5000Å정도의 n+GaAs층)과 그것에 옴 접촉하는 드레인전극(31)을 기본 구조로 한다.
트랜지스터 동작의 본질적인 점은 2차원 형상 캐리어(15)를 수직 아래쪽의 n+층(18)에 전류로서 인출하고, 게이트 전극(30)에 외부 전위를 인가하는 것으로, 2차원 형상 캐리어 농도를 변화시키는 것으로, 수직 방향의 전류를 제어하여 트랜지스터를 동작시키는 점이다.
외부 전위를 인가하지 않는 경우의 게이트 전극 바로 아래의 에너지 밴드도를 제4도에 도시한다. EF는 페르미 에너지 위치를 나타내고, ΨBN은 게이트 전극 금속(30)과 AlxGa1-xAs층(12)의 쇼트키 포텐셜을 나타낸다. 페르미 레벨의 피닝(pinning)이라는 현상 때문에, ΨBN의 값은 게이트 전압의 값에 관계없이 거의 변화하지 않는다고 고려되고 있다. 게이트 전극 아래의 공핍층중의 이온화한 도너 이온율(16)으로 나타낸다.
이하, 외부 전위를 인가한 경우의 트랜지스터 동작을 제5a도, 제5b도, 제5c도 및 제6도에 도시한 에너지 밴드도를 사용하여 더욱 상세히 설명한다. 소오스 전극을 접지하고, 소오스와 드레인을 동전위로 하고, 소오스 전극에 대해서, 정의 게이트 전위 VG를 인가하였을때의 에너지 밴드도를 제5a도에 도시한다. 제5a도에서는 어떤 정의 게이트 전압 VG의 값에 따른 농도의 2차원 형상 캐리어(15)가 생기고 있다. 소오스와 드레인이 동전위이므로 이 경우 소오스 드레인 전류는 흐르지 않는다. VG=0에서, 실질적으로 2차원 형상 캐리어가 존재하는 경우를 공핍형(D형), 어떤정의 게이트 전위를 인가한 후, 처음으로 2차원 형상 캐리어(15)를 유지시킬 수 있는 경우를 엔헨스먼트형(E형)이라고 하는 것은 통상의 FET와 마찬가지다. 또 E형, D형의 스레쉬홀드 전위는 (Ⅰ),(Ⅱ),(Ⅲ)의 각각의 반도체층의 불순물 농도, 막두께에 의해 결정된다. 이후(Ⅱ)의 층을 통과층이라고 한다.
다음에, 제5a도의 상태에 부가해서, 소오스 전위에 대해서, 정의 드레인 전압 VD를 인가한 경우(제5b도)와 부의 드레인 전압 VD를 인가한 경우(제5c도)의 에너지 밴드도를 도시한다. 제5b도의 상태에 있어서, 2차원 형상 캐리어(15)와 (Ⅲ)의 반도체중의 자유 전자 캐리어는 확산, 드리프트, 터널의 효과로, 소오스 드레인사이에 전류로서 인출된다. 이상 3개의 효과중, 어떤 것이 지배적으로 되는가는 주로, (Ⅲ)의 반도체층의 억셉터 농도와 막두께에 의해 결정된다. 제5c도의 상태에서 장치의 오프 상태를 도시하고 있다.
다음에, 부의 게이트 전위 VG를 인가해서, 2차원 형상 캐리어를 소멸시킨 경우의 에너지 밴드도를 제6도에 도시한다. 이 경우에는 드레인 전압 VD를 인가하여도, 실질적으로 전류는 흐르지 않는다(단, 큰 VD를 인가한 때의 브레이크 다운 전류는 다르다).
이 트랜지스터가 많은 전류를 취하는 것을 선택 도우프 헤테로 접합형 FET의 경우와 비교해서 개략적으로 설명한다. 게이트 길이를 Lg, 2차원 형상 캐리어의 두께를 a라고 하면, Lg/a배 만큼 많은 전류를 취한다. a를 100Å로 견적하면, Lg는 1㎛정도이므로, 약 100배의 전류를 취할 수 있다.
한편 바이폴라 트랜지스터와 비교한 경우의 큰 장점은 p형 반도체층(17)의 막두께와 2차원 형상 캐리어의 두께 a보다 크게 되면, 트랜지스터 동자를 하는 점에서, 베이스층의 층두께에 걸리는 제한이 크게 완화된다.
이 트랜지스터의 기호를 제7a도에 도시한다. (30)은 게이트 전극 단자, (29)는 소오스 전극 단자, (31)은 드레인 전극 단자이다. 제5a도~제5c도, 제6도에서 설명한 트랜지스터 동작은 제7b도의 소오스 전극 접지의 경우이다. 제7c도와 마찬가지로, 드레인 전극을 접속해서 만드는 것도 물론 가능하다.
이상의 본 발명 트랜지스터 동작의 설명에서는 헤테로 접합 계면에 축적하는 2차원 형상 캐리어가 전자이었다. 본 발명의 트랜지스터 헤테로 접합의 재료를 선택하는 것에서, 2차원 형상 정공을 이용해서 본 발명의 트랜지스터를 작성하는 것도 가능하다.
제8도에 p형 GaAs1-xPx층(72)와 n형 GaAs층(77) 및 p형 GaAs층(78)로 이루어지는 3층 구조로, GaAs1-xpx에 게이트 전극(30)을 쇼트키 접합을 배치하고 있을 때의 에너지 밴드 도면을 도시하고 있다. 소오스 드레인 전극이 n형 반도체가 아니며 p형 반도체에 대해서 취해지고 있는 점은 다르지만 2차원 형상 정공을 사용해서 본 발명의 트랜지스터를 만들 수 있다.
이상의 설명에서는 AlxGa1-xAs/GaAs 계통을 사용하였다.
그러나, 2차원 형상 전자 가스 또는 정공 가스를 저축할 수 있는 조건을 만족시킬 수 있는 다른 헤테로 접합으로 본 발명이 유효하다는 것은 물론이다.
이들을 예시하면 InP-InGaAsP, AlyGa1-xAs-AlxGa1-xAs, GaAs-AlGaAsP, InP-InGaAs, InAs-GaAsSb, AlxGa1-xAs-Ge, GaAs-Ge, CdTe-InSb, GaSb-InAs 등이다.
본 발명의 효과를 정리하면 다음과 같다.
(1) 헤테로 접합 계면에 발생하는 2차원 형상 캐리어를 계면에 대해서 수직 방향으로 전류로서 인출하기 때문에 종래의 선택 도우프 헤테로 접합 FET에 비해서, 같은 정도의 디멘션일때와 비교하면 2차원 형상 캐리어의 두께를 a, 게이트 길이를 Lg로 할 때, 약 Lg/a배의 전류를 인출할 수 있다. Lg=1㎛일 때에는 약 20배의 전류를 얻을 수가 있었다.
(2) 2차원 형상 캐리어가 수직 방향으로 통과할때의 통과층을 2차원 형상 캐리어의 두께 정도까지, 원리적으로는 얇게 할 수 있으므로, 같은 면적의 바이폴라 트랜지스터에 비해서 4~100배의 고성능으로 할 수 있다.
(3) 바이폴라 트랜지스터의 경우와 달리 분리 영역을 확보할 필요가 없으므로, 선택 도우프 헤테로 접합형 FET와 마찬가지의 고집적이 가능하다.
(4) 반절연성의 제3의 반도체 기판에 n형 또는 p형의 제3의 반도체층을 선택적으로 형성하면, 소오스 영역과 드레인 영역의 양쪽에서 신장하는 공핍층이 중첩되지 않는 것에서 트랜지스터 설계상의 마진을 결정하는 제약을 적게하는 효과가 있다.
[실시예 1]
제9a도 내지 제9d도에 2차원 형상 전자 가스를 사용하였을 때의 반도체 장치를 제조하는 주요 공정을 도시한다.
반절연성 GaAs기판(10)에 두께 5000Å의 SiO2막(40)을 CVD법을 사용하여 증착시키고 드레인 영역 형성을 위해 선택적인 화학 에칭을 한다. 이 SiO2막을 마스크로 해서 Si이온 빔(45)를 100KV의 가속 전압에서 2×1013cm2의 도우즈양으로이온을 주입하고, 불순물 영역(18)을 형성하였다. 이때, 가속 전압으로서는 20KV에서 150KV의 범위에서 또 도우즈양은 0.5×1013cm2에서 0.5×1012cm2의 범위에서 이온 주입을 실행하고 있다. SiO2막을 전체에, 5000Å CVD로 증착시키고 820℃로 30분간 어닐을 실행하여 주입Si원자를 활성화 하였다(제9a도).
다음에, SiO2막을 화학 에칭으로 제거한 후, 분자선 에피텍시(MBE)법을 이용해서 10-11Torr의 진공중에서 기판 온도 680℃로, GaAs층(17)을 400Å 성장시켰다. 이때, Zn원자를 억셉터로서 도우핑하고, 3×1017cm-3의 억셉터 농도를얻었다. 다음에, AlxGa1-xAs(x~0.3)층(12)를 500Å 성장시켰다. 이때, Si원자를 도우너로서 도우핑하고 1×1018cm-3의 도우너 농도를 얻었다. 다음에, 드레인 영역(18)에 드레인 전극을 설치하기 위한 AlxGa1-xAs층(12)와 p형 GaAs층(17)의 선택적인 에칭을 실행하고 드레인 영역(18)층의 일부분을 노출시켰다(제9b도).
다음에, 3000Å의 SiO2(33)을 CVD법에 의해 증착시키고, SiO2를 선택적으로 화학 에칭하는 것에 의해, 소오스 드레인 전극용의 창을 마련하였다. 그후, 소오스 드레인 금속(AuGe(1000Å)-Ni(200Å)-Au(1100Å))를 증착시켰다(제9c도). 그후, 450℃로 3분간의 얼로이를 실행하였다. (29)는 소오스 전극, (31)은 드레인 전극이다.
여기서, 소오스 전극과 드레인 영역(18)이 AuGe의 확산에 의해 쇼트하지 않는 것이 중요하다. 이때, 제9d도에 도시한 소오스 영역과 드레인 영역의 가장 근접한 사이의 거리 LSD는 약 1㎛이었다. 다음에, 드레인 영역(18)의 바로위의 영역의 SiO2를 제거하고, Ti(1000Å)-Pt(200Å)-Au(1000Å)를 증착하여, 게이트 전극(30)으로 하였다. 이 경우, 소오스 전극(29)와 게이트 전극(30)의 간극 부분(33)의 헤테로 접합 계면에는 2차원 형상 전자 가스가 존재하고 있고, 이 2차원 형상 전자 가스와 소오스 전극(29)는 옴 접촉을 하고 있다.
본 실시예의 경우, 반절연성 GaAs기판을 사용한 것에 의해, 소오스 드레인사이의 거리 LSD에 가해지는 제한은 약하게 되고, 또한 p형 영역(17)의 농도도 1015cm-3정도까지 낮게 할 수 있다.
본 실시예에서는 p형 영역(17)이 400Å으로 얇기 때문에, 1000Å의 베이스층 두께를 갖는 같은 정도의 디맨숀을 갖는 바이폴라 트랜지스터의 4배정도의 고속성을 얻었다.
[실시예 2]
반절연성 GaAs기판 대신, Zn을 5×1017cm-3의 농도로서 갖는 p형 GaAs기판상에 본 발명의 트랜지스터를 실시한 경우를 제10도에 도시한다.
반도체 기판(50)상에, n+형 영역(18)을 형성하기 위해서는 실시예 1과 마찬가지로, 이온 주입법을 사용하여도 좋지만, 드레인 영역(18)상에 엑피택셜 성장하는 결정성을 향호하게 하기 위하여 Si원자의 열확산을 이용하여도 좋다.
이것은 주로, 이온 주입법으로(18)층을 형성하면, 어닐후의 결정성이 나쁘게 되는 경우도 있기 때문이다.
p형 도편트로서는 Zn이외에 Be등도 가능하다.
그리고, 매립층(18)의 n형 도펀트로서는 가능한한 확산 계수가 작은 n형 도펀트가 바람직하다. p형이 기판(50)을 사용하는 경우에는 트랜지스터 동작의 마진을 크게 취하기 위해서, 소오스 영역과 드레인 영역(18)에서 신장하는 공핍층이 겹치지 않게, 하는 것이 중요하다.
반도체 기판의 선택이외는 실시예 1과 마찬가지로 반도체 장치를 구성하였다.
[실시예 3]
E형 트랜지스터와 D형 트랜지스터를 같은 기판에 분리해서 제작하는 경우의 주요 공정의 예를 제11도에 도시한다. 실시예 1과 동일한 두께와 불순물 농도로 드레인 영역(18), (18′) 및 p형 GaAs층(17), n형, AlxGa1-xAs층을 형성하여 두고, E형 트랜지스터의 게이트 전극이 설치되는 부분에, 약 2㎛의 포토 레지스트(49)에 선택적으로 창을 마련하고, Be이온(46)을 가속 전압30KV, 도오즈량 1×1012cm-2의 조건에서 이온 주입(50)하였다(제11a도). 포토 레지스트를 제거한 후, 3000Å의 SiO2막을 플라즈마 CVD법에 의해 증착시키고, 800℃에서 30분간의 어닐을 실행하여 Be원자를 활성하였다. 그후, 실시예 1과 마찬가지 공정을 거쳐 드레인 전극(31), (31′), 소오스 전극(29), 게이트 전극(30), (30′)를 형성하였다(제11b도). E형 트랜지스터가(30′), D형 트랜지스터가(30)을 각각 게이트 전극에 갖는 부분이다. Be이온의 주입(50)에 의해 이 영역에 있어서의 2차원 형상 캐리어의 유기의 정도가 조정된다. 스레쉬홀드 전위의 조정은 드레인 영역(18), (18′)의 불순물 농도의 조정에 의해서도 달성된다. 즉, 이온 주입의 예에서는 주입 에너지와 도우즈양을 변경하는 것으로 스레쉬홀드도 변동한다.
[실시예 4]
E형 트랜지스터와 D형 트랜지스터를 같은 기판에 분리해서 제작하는 경우의 실시예를 제12a도 내지 제12b도에 나타낸다.
실시예 1과 마찬가지로, 반절연성 GaAs기판(10)상에 드레인 영역 (18), (18′)를 형성한다. 다음에, Ge를 5×1017cm-3의 억셉터 농도로서 갖는 500Å의 GaAs층(17′)를 MBE법으로 형성하였다. 다음에, Si를 7×1017cm-3농도로 포함하는 AlxGa1-xAs(x~0.3)층(12′)를 400Å만큼 성장시키고, Si를 1018cm-3포함하는 GaAs층(34)를 200Å성장시켰다(제12a도).
다음에, CCl2F2와 He의 혼합가스를 사용해서 E형 트랜지스터의 게이트 전극부의 GaAs층(34)를 선택적으로 에칭으로 제거하고 그후 게이트 전극(30), (30′)를 형성하였다. 소오스(29), 드레인(31)(31′)의 전극을 형성하는 공정은 실시예 1과 마찬가지이다(제12b도).
(33)은 절연물층이다. 게이트 전극(30)과 (30′)의 부분에 있어서의 게이트 전극과 채널의 거리(즉, 층의 두께)에 차가 있는 것에서, 채널에 유기되는 캐리어 농도에 차를 발생시켜 E형과 D형 트랜지스터를 실현할 수 있다.
[실시예 5]
제13a도 내지 제13c도에 자기정합형의 본 발명의 실시예를 E형과 D형을 같은 기판상에 작성하는 공정예를 도시한다.
실시예 1과 마찬가지로 반절연성 GaAs기판(10)중에 Si의 이온 주입법을 사용해서 n+형 반도체층(18), (18′)를 형성한다. 어닐후, Zn을 5×1016cm-3의 억셉터 불순물 농도로서 갖는 p형 GaAs(17″)를 1000Å만큼 유기 금속 열분해법(OM-VPE법)을 사용하여 성장시켰다. 즉, (CH3)3Ga와 AsH3의 V/Ⅲ비를 15로 하여 기판 온도 700℃로 결정 성장시켰다. p형 도편트로서는 디메틸 아연(CH3)2Zn을 사용하였다.
다음에 Si를 5×1017cn-3도우프한 AlxGa1-xAs(x~0.3)층(12″)를 600Å만큼 AsH3, (CH3)3Ga, (CH3)3Al을 사용하여, OM-VPE법으로 결정 성장시켰다. 도우너 Si를 도우프하기 위하여 SiH4가스를 사용하였다. 다음에 D형 트랜지스터를 만들기 위해서, 약 1.5㎛의 포토 레지스터(49)를 사용하여 선택적인 창을 마련하였다.
도면에서는 D형 게이트 전극이 형성되는부분에, 포토 레지스트의 창이 마련되어 있다. 이 포토 레지스트를 마스크로 해서 Si이온(47′)를 이온 주입한다. 주입 조건은 30KV의 가속전압에서, 도우즈양 1×1012cm-2이었다(제13a도).
이온 종류로서는 si보다 무거운 Te,Se등을 사용하는 일도 있다.
CVD로 SiO2막을 3000Å피착해서 750℃로 20분간의 어닐을 실행한 후, 드레인 전극을 형성하기 위하여, 선택적으로 n형의 AlxGa1-xAs층(12″), p형 GaAs층(17″)를 화학 에칭하였다(제13b도). 다음에 W실리사이드를 3000Å만큼 10-6Torr의 진공 증착 장치를 사용하여 전면에 피착하고, 통상의 가공방법에 따라 게이트 영역(30), (30′)를 형성하였다. 다음에, 이 게이트 전극을 마스크로 해서 Si이온(47)을 이온주입하였다.
주입 조건은 가속 전압 50KV, 도우즈양 1×1013cm-2이었다.
다음에, 3000Å의 SiO2를 CVD법에 의해 전면에 피착하고 800℃로 30분간 어닐을 실행하였다. 다음에, 전극사이의 분리를 위한 SiO2층(33)을 남겨서, 소오스 전극(29)와 드레인 전극(31), (31′)를 AuGe(1200Å)-Ni(150Å)-Au(1500Å)를 사용해서 형성하였다(제13c도).
이 예에서는 게이트 전극(30)을 가진 트랜지스터는 E형, 게이트 전극(30′)를 가진 트랜지스터는 D형이다.
본 실시예에서는 D형 트랜지스터를 이온 주입법으로 만든 것에 특징이 있다.
또 제13b도에 도시한 바와 같이, 소오스 전극을 형성하기 위해 게이트 전극 마스크로 해서 이온 주입한 이유는 게이트 전극(30), (30′) 아래의 헤테로 계면에서의 2차원 형상 전자 가스층과 옴 접촉을 취하기 위함이다.
또한 E형 트랜지스터를 먼저 형성하는 본 실시예 일때에는 n형 AlxGa1-xAs층(12″)는 불순물을 고의로는 도우프하지 않는 약한 n형 AlxGa1-xAs층을 사용하여도 좋다.
[실시예 6]
2차원 형상 정공을 캐리어로서 사용할 때의 실시예를 제14a도 내지 제14c도에 도시한다. 반절연성GaAs기판(10)에 드레인 영역(78)을 형성하기 위한 4000Å의 SiO2(40)을 사용하여 선택적으로 창을 마련하고, Zn의 열확산을 이용해서 드레인 영역(78)을 형성하였다. Zn의 열확산은 확산원 As, Zn을 앰플중에 넣고, 앰플을 진공봉지하였다. 진공도는 1×10-6Torr이다. 그후, 확산 온도 650℃, 확산 시간 30분의 조건에서 확산을 실행하였다. 그후, 웨이퍼를 앰플에서 꺼내어 웨이퍼를 세정하였다. 다음에, Si를 5×1017cm-3의 농도로 포함한 GaAs층(77)을 MBE법을 이용해서 800Å결정성장시켰다. 다음에, Zn을 1×1018cm-3포함하는 GaPxAs1-x층(72)를 600Å MBE법으로 결정성장시켰다. 다음에, 드레인 금속을 p형 GaAs층(78)에 접속하기 위한 화학에칭을 실행하였다(제14a도). 다음에, 소오스드레인 금속으로서 Au-Zn(99：1)을 1500Å 사용하고 500℃에서 10분간의 얼로리를 실행하여 소오스 전극(89)와 드레인 전극(92)을 형성하였다. 다음에, Mo(1000Å)-Al(2000Å)를 사용해서 게이트 전극(30)을 형성하였다. SiO2(33)은 전극사이의 분리를 위한 스페이서층이다. 헤테로 접합 계면에 생기는 2차원 형상 정공(75)를 형성하는 헤테로 접합으로서는 GaPxAs1-x대신으로 Ge를 사용하여도 좋다. 헤테로 접합으로서는 GaPxAs1-x대신으로 Ge를 사용하여도 좋다. 즉, 본 발명의 중요한 접은 헤테로 접합 계면에 2차원 형상의 정공을 저축할 수 있는 것이 중요한 점이며, GaPxAs1-x/GaAs, Ga/GaAs계이외의 헤테로 접합에서도, 2차원 형상 정공을 축적할 수 있으면, 본 발명의 트랜지스터를 구성할 수 있다.
이상 실시예 1 내지 6에서는 소자 사이의 분리는 메사 에칭으로 실행하였다. 에칭 깊이는 1500Å 내지 200Å정도어며, 플레이터(planar)화에는 지장없다. 물론, 산소 원자등의 이온 주입을 사용해서 소자사이의 분리를 실행할 수도 있다.
이상의 실시에에서는 제2, 제3의 반도체응은 전부 호모 접합일 때를 도시하였다. 그러나, 이것은 반드시 필요한 것은 아니며, 때에 따라서는 헤테로 접합이라도 좋다. 예를들면, 실시에 1에서는 제3의 반도체로서 GaAs를 사용하고 있으나, GaAs보다도 전자친화력이 큰 반도체라도 좋다. 이때, GaAs보다도 전자 친화력이 작은 반도체를 사용하여도, 본 발명의 트랜지스터를 실시할 수 있다.
본 발명의 중요한 점은 헤테로 접합 계면에 축적하는 2차원 형상 전자 또는 정공을 헤테로 접합 게면의 수직방향으로 흐르게 하는 것으로 전류를 많이 취할 수 있는 트랜지스터를 제공하는 점에 있다.
Claims (9)
- 제1의 반도체층(12) 및 제2의 반도체층(17)이 헤테로 접합을 규정하도록 배치되고 제2의 반도체층 및 제3의 반도체층(18)이 접합을 규정하도록 배치되는 3층 구조, 상기 헤테로 접합 계면부근에 축적되는 2차원 형상 캐리어에 접속된 소오스 전극(29), 상기 제2의 반도체층과 상기 제3의 반도체층의 접합과 상기 제3의 반도체층으로 형성된 직렬 접속 경로만을 거쳐서 상기 헤테로 접합에서 상기 2차원 형상 캐리어에 전기적으로 접속되는 드레인 전극(31)과 상기 제1의 반도체층에 접속되고 2차원 형상 캐리어를 위한 제어수단으로서 가능하는 게이트 전극(30)을 적어도 포함하며, 상기 제3의 반도체층은 반절연성 기판(10)에 선택적으로 형성되고, 상기 반절연성 기판은 위면 및 아래면을 갖고, 상기 제3의 반도체층은 상기 위면에 형성되고, 상기 소오스, 드레인 및 게이트 전극은 모두 상기 반절연성 기판의 위면상에 형성되는 반도체 장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1의 반도체층(12)의 전자 친화력은 상기 제2의 반도체층(17)의 전자 친화력보다 작은 반도체 장치.
- 특허청구의 범위 제2항에 있어서, 상기 제1의 반도체층(12)는 어떠한 불순물도 도오우프되지 않은 (1015cm-3의 농도이하) 반도체층 또는 n형 반도체층이고, 상기 제2의 반도체층(17)은 어떠한 불순물도 도우프되지 않은(1015cm-3의 농도이하)반도체층 또는 p형 반도체층이고, 상기 제3의 반도체층(18)은 n형 반도체층인 반도체 장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1의 반도체층(12)의 밴드 캡 및 전자 친화력은 값의 합은 상기 제2의 반도체층(17)의 밴드 캡 및 전자 친화력의 값의 합보다 큰 반도체 장치.
- 특허청구의 범위 제4항에 있어서, 상기 제1의 반도체층(12)의 p형 또는 어떠한 불순물도 도우프되지 않고, 상기 제2의 반도체층(17)은 n형 또는 어떠한 불순물도 도우프되지 않고, 상기 제3의 반도체층은 p형인 반도체 장치.
- 특허청구의 범위 제1항에 있어서, 상기 제3의 반도체층(18)은 상기 제2의 반도체층(17)과 동일한 도전형을 갖는 반도체 기판에 선택적으로 형성되는 반도체 장치.
- 특허청구의 범위 제3항에 있어서, 상기 제1의 반도체층(12)는 AlxGa1-xAs(x~0.3)으로 형성되고, 상기 제2의 반도체층(17)은 GaAs인 반도체 장치.
- 특허청구의 범위 제3항에 있어서, 상기 제3의 반도체층(18)은 GaAs로 형성되는 반도체 장치.
- 제1의 반도체층(12)와 제2의 반도체층(17)이 헤테로 접합을 규정하도록 배치되고, 제2의 반도체층과 제3의 반도체층(18)이 접합을 규정하도록 배치되는 3층구조, 상기 헤테로 접합계면 부근에 축적되는 2차원 형상 캐리어에 접속된 소오스 전극(29), 상기 제2의 반도체층과 제3의 반도체층의 접합 및 상기 제3의 반도체층으로 형성된 직렬 접속 경로만을 거쳐서 상기 헤테로 접합에서 상기 2차원 형상 캐리어에 전기적으로 접속되는 드레인 전극(31)과, 상기 제1의 반도체층에 접속되고 상기 2차원 형상 캐리어를 위한 제어 수단으로서 기능하는 게이트 전극(30)을 적어도 포함하며, 사익 제3의 반도체층은 반절연성 기판(10)에 선택적으로 형성되고, 상기 반절연성 기판은 위면 및 아래면을 갖고, 상기 제3의 반도체층은 상기 위면에 형성되고, 상기 제1 및 제2의 반도체층은 상기 제3의 반도체층의 정상에 적층되고, 상기 소오스, 드레인 및 게이트 전극은 모두 상기 반절연성 기판의 위면상에 형성되는 반도체 장치.
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