JPS61174776A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPS61174776A JPS61174776A JP60016042A JP1604285A JPS61174776A JP S61174776 A JPS61174776 A JP S61174776A JP 60016042 A JP60016042 A JP 60016042A JP 1604285 A JP1604285 A JP 1604285A JP S61174776 A JPS61174776 A JP S61174776A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヘテロ接合電界効果トランジスタに関するもの
であって、ペテロ接合界面に形成される二次元電子ガス
層を利用したものである。
であって、ペテロ接合界面に形成される二次元電子ガス
層を利用したものである。
本発明は、ヘテロ接合電界効果トランジスタにおいて、
互いに順次積層された第１、第２及び第３の半導体層で
トランジスタを構成し、これらの半導体層間に形成され
た第１及び第２のヘテロ接合に隣接する部分における第
２の半導体層にそれぞれ形成されている第１及び第２の
二次元電子ガス層間を流れる電子の数をゲート電圧によ
って変調することにより、短ゲート長化を可能にしたも
のである。
互いに順次積層された第１、第２及び第３の半導体層で
トランジスタを構成し、これらの半導体層間に形成され
た第１及び第２のヘテロ接合に隣接する部分における第
２の半導体層にそれぞれ形成されている第１及び第２の
二次元電子ガス層間を流れる電子の数をゲート電圧によ
って変調することにより、短ゲート長化を可能にしたも
のである。
従来、第４図に示すような高電子移動度トランジスタ、
（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔｏｒ＋ＨＥＭＴ）が知られている。この
第４図に示すＨＥＭＴにおいては、半絶縁性ＧａＡｓ基
板１上にアンドープのＧａＡｓ層２及びｎ −ＡＮＸＧ
ａｐ−ＸＡｓＡｓ層順次エピタキシャル成長され、この
ｎ −ＡｌＸＧａｐ−ＸＡｓＡｓ上にショットキーゲー
ト電極４、ソース電極５及びドレイン電極６が形成され
ている。
（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔｏｒ＋ＨＥＭＴ）が知られている。この
第４図に示すＨＥＭＴにおいては、半絶縁性ＧａＡｓ基
板１上にアンドープのＧａＡｓ層２及びｎ −ＡＮＸＧ
ａｐ−ＸＡｓＡｓ層順次エピタキシャル成長され、この
ｎ −ＡｌＸＧａｐ−ＸＡｓＡｓ上にショットキーゲー
ト電極４、ソース電極５及びドレイン電極６が形成され
ている。
なおこれらのソース電極５及びドレイン電極６は、ｎ−
八’ Ｘ Ｇａ１−Ｘ ４３層３を抜けてＧａＡｓ層２
まで達している。
八’ Ｘ Ｇａ１−Ｘ ４３層３を抜けてＧａＡｓ層２
まで達している。
この第４図に示すＨＢＭＴにおいては、ｎ −ＡＡｚ
Ｇａ＋−ｘ ４３層３とＧａＡｓ層２との間にヘテロ接
合７が形成され、ＧａＡｓ層２のうちのこのヘテロ接合
７に隣接する部分に二次元電子ガス層８が形成されてい
る。第５図に示すエネルギーバンド図に基づいてこれを
説明すると、ＧａＡｓ層２のうちのヘテロ接合７に隣接
する部分における伝導帯端Ｅｅには、近似的に逆三角形
のポテンシャル井戸が形成されており、ｎ −ＡＡＸＧ
ａ、−、４３層３とＧａＡｓ層２との伝導帯端Ｅｅのエ
ネルギー差によりｎ−ＡＮ、Ｇａ、ＸＡｓＡｓ層らＧａ
Ａｓ層２に移動した電子はこの井戸にたまり、この結果
二次元電子ガス層８が形成される。ヘテロ接合７の界面
における伝導帯端Ｅｅの段差ΔＥｃは、例えばＡｆｆ混
晶比ｘ＝０．３の場合、約０．３ ｅＶである。
Ｇａ＋−ｘ ４３層３とＧａＡｓ層２との間にヘテロ接
合７が形成され、ＧａＡｓ層２のうちのこのヘテロ接合
７に隣接する部分に二次元電子ガス層８が形成されてい
る。第５図に示すエネルギーバンド図に基づいてこれを
説明すると、ＧａＡｓ層２のうちのヘテロ接合７に隣接
する部分における伝導帯端Ｅｅには、近似的に逆三角形
のポテンシャル井戸が形成されており、ｎ −ＡＡＸＧ
ａ、−、４３層３とＧａＡｓ層２との伝導帯端Ｅｅのエ
ネルギー差によりｎ−ＡＮ、Ｇａ、ＸＡｓＡｓ層らＧａ
Ａｓ層２に移動した電子はこの井戸にたまり、この結果
二次元電子ガス層８が形成される。ヘテロ接合７の界面
における伝導帯端Ｅｅの段差ΔＥｃは、例えばＡｆｆ混
晶比ｘ＝０．３の場合、約０．３ ｅＶである。
上述の第４図に示すＨＥＭＴはいわゆる順ＨＥＭＴであ
るが、この他にＧａＡｓ層とｎ−１１ＧａＩ−ｘ Ａｓ
層との積層順序を逆にしたいわゆる逆ＨＥＭＴ （第６
図にエネルギーバンド図を示す）が知られている。さら
に、二次元電子ガス層８の濃度ｎ５を増大するために、
ＧａＡｓ層の両側にｎ−八１ＸＧａｐ−，Ａｓ層を形成
することにより、ＧａＡｓ７図にエネルギーバンド図を
示す）も知られている。
るが、この他にＧａＡｓ層とｎ−１１ＧａＩ−ｘ Ａｓ
層との積層順序を逆にしたいわゆる逆ＨＥＭＴ （第６
図にエネルギーバンド図を示す）が知られている。さら
に、二次元電子ガス層８の濃度ｎ５を増大するために、
ＧａＡｓ層の両側にｎ−八１ＸＧａｐ−，Ａｓ層を形成
することにより、ＧａＡｓ７図にエネルギーバンド図を
示す）も知られている。
上述の順ＨＥＭＴ、逆ＨＥＭＴ及びダブルヘテロ接合Ｆ
ＥＴにおける電流通路はいずれも基板表面に平行であり
、ＧａＡｓ層のうちのヘテロ接合に隣接する部分に形成
される二次元電子ガス層の高い電子移動度を利用したの
みの構造である。このため、上述の順ＨＥＭＴ、逆ＨＥ
ＭＴ及びダブルヘテロ接合ＦＥＴにおいては、従来のＧ
ａＡｓＦＥＴ等におけるような平面パターン上の加工精
度等の問題はそのまま課題として残されており、このた
め短ゲート長化にも限界があるのが現状である。
ＥＴにおける電流通路はいずれも基板表面に平行であり
、ＧａＡｓ層のうちのヘテロ接合に隣接する部分に形成
される二次元電子ガス層の高い電子移動度を利用したの
みの構造である。このため、上述の順ＨＥＭＴ、逆ＨＥ
ＭＴ及びダブルヘテロ接合ＦＥＴにおいては、従来のＧ
ａＡｓＦＥＴ等におけるような平面パターン上の加工精
度等の問題はそのまま課題として残されており、このた
め短ゲート長化にも限界があるのが現状である。
またこれに加えて、従来のＨＥＭＴは電流密度にも限界
があり、これによる性能上の制限もある。
があり、これによる性能上の制限もある。
本発明は、上述の問題にかんがみ、従来のＨＥＭＴ等が
有する高い電子移動度を有効に利用しつつ上述のような
欠点を是正したヘテロ接合電界効果トランジスタを提供
することを目的とする。
有する高い電子移動度を有効に利用しつつ上述のような
欠点を是正したヘテロ接合電界効果トランジスタを提供
することを目的とする。
本発明に係るヘテロ接合電界効果トランジスタは、互い
に順次積層されている第１、第２及び第３の半導体層（
例えばｎ−へ１ＸＧａＩ−ｘＡＳ層９、アンドープのＧ
ａＡｓ層２及びｎ−八１ＸＧａ＋−ｘ ４３層３）と、
上記第１及び第２の半導体層間に形成されている第１の
ヘテロ接合（例えばヘテロ接合１２）と、上記第２及び
第３の半導体層間に形成されている第２のヘテロ接合（
例えばヘテロ接合７）と、上記第２の半導体層のうちの
上記第１及び第２のヘテロ接合に隣接する部分にそれぞ
れ形成されている第１及び第２の二次元電子ガス層（例
えば二次元電子ガス層１３．８）と、上記第１及び第３
の半導体層のうちのいずれか一方の半導体層（例えばｎ
−Ａｊ２ＸＧａｌ−ｘ＾Ｓ層３）にそれぞれ設けられ
ているゲート電極（例えばＴｉ／Ｐｔ／Ａｕから成るシ
ョットキーゲート電極４）、ソース電極及びドレイン電
極（例えばＡｕＧｅ／Ｎｉから成るソース電極５及びド
レイン電極６）とをそれぞれ具備し、上記第１の二次元
電子ガス層は上記ゲート電極から上記ドレイン電極に対
応する部分まで延在しかつその一端がこのドレイン電極
と実質的に接続されると共に、上記第２の二次元電子ガ
ス層は上記ゲート電極から上記ソース電極に対応する部
分まで延在しかつその一端がこのソース電極と実質的に
接続され、上記第２の半導体層のうちの上記ゲート電極
に対応する部分において上記第１及び第２の二次元電子
ガス層間を流れる電子の数を上記ゲート電極に印加する
電圧により変調することによって上記ソース電極及びド
レイン電極間を流れる電流を制御するようにしている。
に順次積層されている第１、第２及び第３の半導体層（
例えばｎ−へ１ＸＧａＩ−ｘＡＳ層９、アンドープのＧ
ａＡｓ層２及びｎ−八１ＸＧａ＋−ｘ ４３層３）と、
上記第１及び第２の半導体層間に形成されている第１の
ヘテロ接合（例えばヘテロ接合１２）と、上記第２及び
第３の半導体層間に形成されている第２のヘテロ接合（
例えばヘテロ接合７）と、上記第２の半導体層のうちの
上記第１及び第２のヘテロ接合に隣接する部分にそれぞ
れ形成されている第１及び第２の二次元電子ガス層（例
えば二次元電子ガス層１３．８）と、上記第１及び第３
の半導体層のうちのいずれか一方の半導体層（例えばｎ
−Ａｊ２ＸＧａｌ−ｘ＾Ｓ層３）にそれぞれ設けられ
ているゲート電極（例えばＴｉ／Ｐｔ／Ａｕから成るシ
ョットキーゲート電極４）、ソース電極及びドレイン電
極（例えばＡｕＧｅ／Ｎｉから成るソース電極５及びド
レイン電極６）とをそれぞれ具備し、上記第１の二次元
電子ガス層は上記ゲート電極から上記ドレイン電極に対
応する部分まで延在しかつその一端がこのドレイン電極
と実質的に接続されると共に、上記第２の二次元電子ガ
ス層は上記ゲート電極から上記ソース電極に対応する部
分まで延在しかつその一端がこのソース電極と実質的に
接続され、上記第２の半導体層のうちの上記ゲート電極
に対応する部分において上記第１及び第２の二次元電子
ガス層間を流れる電子の数を上記ゲート電極に印加する
電圧により変調することによって上記ソース電極及びド
レイン電極間を流れる電流を制御するようにしている。
このように構成することによって、第２の半導体層の厚
さにより実効ゲート長が決定される。
さにより実効ゲート長が決定される。
以下本発明に係るペテロ接合電界効果トランジスタ（Ｆ
ＥＴ）の一実施例を図面に基づき説明する。
ＥＴ）の一実施例を図面に基づき説明する。
第１図に示すように、本実施例によるヘテロ接合ＦＥＴ
においては、例えば半絶縁性ＧａＡｓ基板１上にｎ −
Ａｊ２． Ｇａ、−、Ａｓ層９、アンドープのＧａＡｓ
層２及びｎ−八ｌ ｘ Ｇａ＋−ｘ ＡｓＮ３が例えば
ＭＢＥ法（またはＭＯ−ＣＶＤ法等）により順次エピタ
キシャル成長され、このｎ Ａ ｊ２Ｘ Ｇａｌ−８
Ａｓ層３上に例えばＴｉ／Ｐｔ／Ａｕから成るショット
キーゲート電極４、例えばＡｕＧｅ／Ｎｉから成るソー
ス電極５及びドレイン電極６が形成されている。またこ
れらのソース電極５及びドレイン電極６の下方にはＧａ
Ａｓ層２まで達するｎ゛層１０及びｎ−”Ｘ Ｇａ１−
ｘ Ａｓ層９まで達するｎ゛層１１がそれぞれ形成され
ている。
においては、例えば半絶縁性ＧａＡｓ基板１上にｎ −
Ａｊ２． Ｇａ、−、Ａｓ層９、アンドープのＧａＡｓ
層２及びｎ−八ｌ ｘ Ｇａ＋−ｘ ＡｓＮ３が例えば
ＭＢＥ法（またはＭＯ−ＣＶＤ法等）により順次エピタ
キシャル成長され、このｎ Ａ ｊ２Ｘ Ｇａｌ−８
Ａｓ層３上に例えばＴｉ／Ｐｔ／Ａｕから成るショット
キーゲート電極４、例えばＡｕＧｅ／Ｎｉから成るソー
ス電極５及びドレイン電極６が形成されている。またこ
れらのソース電極５及びドレイン電極６の下方にはＧａ
Ａｓ層２まで達するｎ゛層１０及びｎ−”Ｘ Ｇａ１−
ｘ Ａｓ層９まで達するｎ゛層１１がそれぞれ形成され
ている。
本実施例によるヘテロ接合ＦＥＴにおいては、ｎ Ａ
ＮＸＧａ＝、へＳ層９とＧａＡｓ層２との間にヘテロ接
合１２が形成され、またｎ ＡｌｚＧａ＋−ｘＡｓＪ
ｉ３とＧａＡｓ層２との間にヘテロ接合７が形成されて
いる。そして、ＧａＡｓ層２のうちのヘテロ接合１２に
隣接する部分には二次元電子ガス層１３が形成され、ま
たヘテロ接合７に隣接する部分には二次元電子ガス層８
が形成されている。これらの二次元電子ガス層８．１３
は本来ヘテロ接合７．１２の全体に沿って形成されてい
るが、本実施例においては、ショットキーゲート電極４
の下方からｎ゛層１０，１１に至る部分にのみ二次元電
子ガス層８，１３が存在するように他の部分の二次元電
子ガス層はＨ” 、Ｂ”等のイオン注入により消滅させ
である。従って、これらの二次元電子ガス層８，１３は
、ショットキーゲート電極４の下方においてのみ、上下
方向（基板表面と垂直な方向）に互いに重なっている。
ＮＸＧａ＝、へＳ層９とＧａＡｓ層２との間にヘテロ接
合１２が形成され、またｎ ＡｌｚＧａ＋−ｘＡｓＪ
ｉ３とＧａＡｓ層２との間にヘテロ接合７が形成されて
いる。そして、ＧａＡｓ層２のうちのヘテロ接合１２に
隣接する部分には二次元電子ガス層１３が形成され、ま
たヘテロ接合７に隣接する部分には二次元電子ガス層８
が形成されている。これらの二次元電子ガス層８．１３
は本来ヘテロ接合７．１２の全体に沿って形成されてい
るが、本実施例においては、ショットキーゲート電極４
の下方からｎ゛層１０，１１に至る部分にのみ二次元電
子ガス層８，１３が存在するように他の部分の二次元電
子ガス層はＨ” 、Ｂ”等のイオン注入により消滅させ
である。従って、これらの二次元電子ガス層８，１３は
、ショットキーゲート電極４の下方においてのみ、上下
方向（基板表面と垂直な方向）に互いに重なっている。
なお二次元電子ガス層を部分的に消滅させる方法として
は、上述のイオン注入法以夕）に例えばエツチング法を
用いることも可能である。
は、上述のイオン注入法以夕）に例えばエツチング法を
用いることも可能である。
次に第１図に示す本実施例によるヘテロ接合ＦＥＴの動
作につき説明する。
作につき説明する。
第一２Ａ図に示すように、ショットキーゲート電極４、
ソース電極５及びドレイン電極６に電圧を印加していな
い平衡状態では、ＧａＡｓ層２のうちのヘテロ接合７．
１２に隣接する部分にそれぞれ形成されている二次元電
子ガス層８，１３は互いに分離されている。
ソース電極５及びドレイン電極６に電圧を印加していな
い平衡状態では、ＧａＡｓ層２のうちのヘテロ接合７．
１２に隣接する部分にそれぞれ形成されている二次元電
子ガス層８，１３は互いに分離されている。
次にソース・ドレイン間に所定のバイアスをかけた状態
で第２Ｂ図に示すように、ショットキーゲート電極４に
ゲート電圧を印加し、このゲート電圧を変化させること
によりソース側の二次元電子ガス層８の濃度ｎ、を制御
して、二次元電子ガス層８．１３間のＧａＡｓ層２中に
存在するポテンシャルバリアを越えて二次元電子ガス層
８からドレイン側の二次元電子ガス層１３へ矢印Ａ方向
（第１図参照）に流れ込む電子の数を変調し、これによ
ってソース・ドレイン間の電流を制御する。
で第２Ｂ図に示すように、ショットキーゲート電極４に
ゲート電圧を印加し、このゲート電圧を変化させること
によりソース側の二次元電子ガス層８の濃度ｎ、を制御
して、二次元電子ガス層８．１３間のＧａＡｓ層２中に
存在するポテンシャルバリアを越えて二次元電子ガス層
８からドレイン側の二次元電子ガス層１３へ矢印Ａ方向
（第１図参照）に流れ込む電子の数を変調し、これによ
ってソース・ドレイン間の電流を制御する。
このことから明らかなように、本実施例においては、二
次元電子ガス層８，１３間の距離（はぼＧａＡｓ層２の
厚さに等しい）が実効ゲート長を決定している。
次元電子ガス層８，１３間の距離（はぼＧａＡｓ層２の
厚さに等しい）が実効ゲート長を決定している。
上述の実施例によれば次のような利点がある。
すなわち、上述の実施例によるヘテロ接合ＦＥＴにおい
ては、上述のようにＧａＡｓ層２の厚さによって実効ゲ
ート長が決定されるが、このＧａＡｓ層２の厚さはＭＢ
Ｅ法、ＭＯ−ＣＶＤ法等を用いることにより、数人〜数
１０人のオーダーで精密制御することが可能であるので
、平面パターン上の加工精度に制約されることな〈従来
のＨＥＭＴに比べて容易に短ゲート長化が可能である。
ては、上述のようにＧａＡｓ層２の厚さによって実効ゲ
ート長が決定されるが、このＧａＡｓ層２の厚さはＭＢ
Ｅ法、ＭＯ−ＣＶＤ法等を用いることにより、数人〜数
１０人のオーダーで精密制御することが可能であるので
、平面パターン上の加工精度に制約されることな〈従来
のＨＥＭＴに比べて容易に短ゲート長化が可能である。
またソース・ゲート間及びゲート・ドレイン間において
は、二次元電子ガス層８，１３がそれぞれ電流通路とし
て機能しているので、従来のＨＥＭＴと同様に電子移動
度が極めて高い。さらに、ショットキーゲート電極４の
下方においては、ＧａＡｓ 層２内を矢印入方向に電子
が流れ、従ってこれと反対方向に電流が流れるようにな
っているので、単位面積当たりの電流すなわち電流密度
は、ＧａＡｓ層２と平行に電流が流れるようになってい
る従来のＨＥＭＴに比べて極めて大きくなる。
は、二次元電子ガス層８，１３がそれぞれ電流通路とし
て機能しているので、従来のＨＥＭＴと同様に電子移動
度が極めて高い。さらに、ショットキーゲート電極４の
下方においては、ＧａＡｓ 層２内を矢印入方向に電子
が流れ、従ってこれと反対方向に電流が流れるようにな
っているので、単位面積当たりの電流すなわち電流密度
は、ＧａＡｓ層２と平行に電流が流れるようになってい
る従来のＨＥＭＴに比べて極めて大きくなる。
従って、上述の実施例によれば、高速、高性能のヘテロ
接合ＦＥＴを実現することが可能である。
接合ＦＥＴを実現することが可能である。
なお上述の実施例において、ＧａＡｓ層２の厚さをＧａ
Ａｓにおける電子の平均自由行程と同程度になるように
選択することにより、いわゆるパリスティック動作を実
現することも可能である。
Ａｓにおける電子の平均自由行程と同程度になるように
選択することにより、いわゆるパリスティック動作を実
現することも可能である。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、必要に応じて上述の実施例におけるソース電極
５をドレイン電極として用い、ドレイン電極６をソース
電極として用いるようにすることも可能である。この場
合には、第３図に示すように、ソース側の二次元電子ガ
ス層からドレイン側の二次元電子ガス層に流れ込む電子
の数をゲート電圧により変調すればよい。
５をドレイン電極として用い、ドレイン電極６をソース
電極として用いるようにすることも可能である。この場
合には、第３図に示すように、ソース側の二次元電子ガ
ス層からドレイン側の二次元電子ガス層に流れ込む電子
の数をゲート電圧により変調すればよい。
また上述の実施例において用いたアンドープのＧａＡｓ
層２の代わりに必要に応じてｐ −ＧａＡｓ層を用いる
ことも可能である。さらに半絶縁性ＧａＡｓ基板１、Ｇ
ａＡｓ層２及びｎ −ＡＡ ＸＧａｐ−ＸＡｓ層３゜９
の代わりに必要に応じて他の種類の半導体基板または半
導体層を用いることも可能である。なお上述の実施例に
おいては、ｎ”Ｎｌｏ、１１により二次元電子ガス層８
．１３を取り出しているが、これらのｎ゛層１０，１１
の代わりに例えば合金層を形成して、この合金層により
二次元電子ガス層８．１３を取り出すようにしてもよい
。
層２の代わりに必要に応じてｐ −ＧａＡｓ層を用いる
ことも可能である。さらに半絶縁性ＧａＡｓ基板１、Ｇ
ａＡｓ層２及びｎ −ＡＡ ＸＧａｐ−ＸＡｓ層３゜９
の代わりに必要に応じて他の種類の半導体基板または半
導体層を用いることも可能である。なお上述の実施例に
おいては、ｎ”Ｎｌｏ、１１により二次元電子ガス層８
．１３を取り出しているが、これらのｎ゛層１０，１１
の代わりに例えば合金層を形成して、この合金層により
二次元電子ガス層８．１３を取り出すようにしてもよい
。
本発明に係るヘテロ接合電界効果トランジスタによれ、
ば、第２の半導体層の厚さによって実効ゲート長が決定
されるので、第２の半導体層の厚さを精密制御すること
により容易に短ゲート長化が可能であると共に、従来に
比べて電流密度を高くすることが可能である。
ば、第２の半導体層の厚さによって実効ゲート長が決定
されるので、第２の半導体層の厚さを精密制御すること
により容易に短ゲート長化が可能であると共に、従来に
比べて電流密度を高くすることが可能である。
第１図は本発明の一実施例によるヘテロ接合ＦＥＴを示
す断面図、第２Ａ図及び第２Ｂ図は第１図に示すヘテロ
接合ＦＥＴの動作を説明するためのエネルギーバンド図
、第３図は本発明の変形例によるヘテロ接合ＦＥＴの動
作を説明するためのエネルギーバンド図、第４図及び第
５図はそれぞれ従来の順ＨＥＭＴを示す断面図及びその
エネルギーバンド図、第６図は従来の逆ＨＥＭＴのエネ
ルギーバンド図、第７図は従来のダブルヘテロ接合ＦＥ
Ｔのエネルギーバンド図である。 なお図面に用いられた符号において、 １・・−・・・・−・・−・−半絶縁性ＧａＡｓ基板２
−−−−−−−−−・−・−・ ＧａＡｓ層３ 、 ９
−−−−−−−−−−− ｎ−ＡＩ！ｙ Ｇａ＋−ｘ
Ａｓ層４・−・−−−−−−−−−−−・−ショットキ
ーゲート電極５−、−・−・−・−・−・−ソース電極
６・−・−−−ｍ−−〜−−−−ドレイン電極７．１２
−・−・ヘテロ接合 ８．１３−・−・・・−二次元電子ガス層である。
す断面図、第２Ａ図及び第２Ｂ図は第１図に示すヘテロ
接合ＦＥＴの動作を説明するためのエネルギーバンド図
、第３図は本発明の変形例によるヘテロ接合ＦＥＴの動
作を説明するためのエネルギーバンド図、第４図及び第
５図はそれぞれ従来の順ＨＥＭＴを示す断面図及びその
エネルギーバンド図、第６図は従来の逆ＨＥＭＴのエネ
ルギーバンド図、第７図は従来のダブルヘテロ接合ＦＥ
Ｔのエネルギーバンド図である。 なお図面に用いられた符号において、 １・・−・・・・−・・−・−半絶縁性ＧａＡｓ基板２
−−−−−−−−−・−・−・ ＧａＡｓ層３ 、 ９
−−−−−−−−−−− ｎ−ＡＩ！ｙ Ｇａ＋−ｘ
Ａｓ層４・−・−−−−−−−−−−−・−ショットキ
ーゲート電極５−、−・−・−・−・−・−ソース電極
６・−・−−−ｍ−−〜−−−−ドレイン電極７．１２
−・−・ヘテロ接合 ８．１３−・−・・・−二次元電子ガス層である。
Claims (1)
- 【特許請求の範囲】 互いに順次積層されている第１、第２及び第３の半導
体層と、上記第１及び第２の半導体層間に形成されてい
る第１のヘテロ接合と、上記第２及び第３の半導体層間
に形成されている第２のヘテロ接合と、上記第２の半導
体層のうちの上記第１及び第２のヘテロ接合に隣接する
部分にそれぞれ形成されている第１及び第２の二次元電
子ガス層と、上記第１及び第３の半導体層のうちのいず
れか一方の半導体層にそれぞれ設けられているゲート電
極、ソース電極及びドレイン電極とをそれぞれ具備し、 上記第１の二次元電子ガス層は上記ゲート電極から上記
ドレイン電極に対応する部分まで延在しかつその一端が
このドレイン電極と実質的に接続されると共に、上記第
２の二次元電子ガス層は上記ゲート電極から上記ソース
電極に対応する部分まで延在しかつその一端がこのソー
ス電極と実質的に接続され、上記第２の半導体層のうち
の上記ゲート電極に対応する部分において上記第１及び
第２の二次元電子ガス層間を流れる電子の数を上記ゲー
ト電極に印加する電圧により変調することによって上記
ソース電極及びドレイン電極間を流れる電流を制御する
ようにしたことを特徴とするヘテロ接合電界効果トラン
ジスタ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016042A JPS61174776A (ja) | 1985-01-30 | 1985-01-30 | ヘテロ接合電界効果トランジスタ |
| KR1019860000100A KR940008230B1 (ko) | 1985-01-30 | 1986-01-10 | 헤테로 접합 전계 효과 트랜지스터 |
| NL8600198A NL8600198A (nl) | 1985-01-30 | 1986-01-28 | Heterojunctie veldeffecttransistor. |
| US06/823,639 US4748484A (en) | 1985-01-30 | 1986-01-29 | Heterojunction field effect transistor |
| DE3602652A DE3602652C2 (de) | 1985-01-30 | 1986-01-29 | Feldeffekttransistor mit Heteroübergang |
| CA000500585A CA1253632A (en) | 1985-01-30 | 1986-01-29 | Heterojunction field effect transistor |
| GB08602248A GB2171250B (en) | 1985-01-30 | 1986-01-30 | Heterojunction field effect transistors |
| FR868601318A FR2576711B1 (fr) | 1985-01-30 | 1986-01-30 | Transistor a effet de champ a heterojonction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016042A JPS61174776A (ja) | 1985-01-30 | 1985-01-30 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174776A true JPS61174776A (ja) | 1986-08-06 |
Family
ID=11905515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016042A Pending JPS61174776A (ja) | 1985-01-30 | 1985-01-30 | ヘテロ接合電界効果トランジスタ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4748484A (ja) |
| JP (1) | JPS61174776A (ja) |
| KR (1) | KR940008230B1 (ja) |
| CA (1) | CA1253632A (ja) |
| DE (1) | DE3602652C2 (ja) |
| FR (1) | FR2576711B1 (ja) |
| GB (1) | GB2171250B (ja) |
| NL (1) | NL8600198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168732A (ja) * | 1990-10-31 | 1992-06-16 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ |
Families Citing this family (21)
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|---|---|---|---|---|
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| JPS63102374A (ja) * | 1986-09-29 | 1988-05-07 | シーメンス、アクチエンゲゼルシヤフト | 電界効果トランジスタ |
| DE3639433A1 (de) * | 1986-11-18 | 1988-05-26 | Licentia Gmbh | Halbleiteranordnung |
| US4812886A (en) * | 1987-02-09 | 1989-03-14 | International Business Machines Corporation | Multilayer contact apparatus and method |
| US4882608A (en) * | 1987-02-09 | 1989-11-21 | International Business Machines Corporation | Multilayer semiconductor device having multiple paths of current flow |
| FR2611305B1 (fr) * | 1987-02-20 | 1990-04-27 | Labo Electronique Physique | Circuit comportant des lignes conductrices pour le transfert de signaux rapides |
| US4855797A (en) * | 1987-07-06 | 1989-08-08 | Siemens Corporate Research And Support, Inc. | Modulation doped high electron mobility transistor with n-i-p-i structure |
| FR2619250B1 (fr) * | 1987-08-05 | 1990-05-11 | Thomson Hybrides Microondes | Transistor hyperfrequence a double heterojonction |
| US4885623A (en) * | 1987-10-30 | 1989-12-05 | Holm Kennedy James W | Distributed channel-bipolar device |
| US4994868A (en) * | 1988-12-06 | 1991-02-19 | Itt Corporation | Heterojunction confined channel FET |
| US5068756A (en) * | 1989-02-16 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
| US4962410A (en) * | 1989-08-04 | 1990-10-09 | Arizona Board Of Regents | QUADFET-A novel field effect transistor |
| US5055890A (en) * | 1990-01-25 | 1991-10-08 | The United States Of America As Represented By The United States Department Of Energy | Nonvolatile semiconductor memory having three dimension charge confinement |
| JP2679396B2 (ja) * | 1990-10-25 | 1997-11-19 | 日本電気株式会社 | 電界効果トランジスタ |
| US5116774A (en) * | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| US5406094A (en) * | 1991-10-14 | 1995-04-11 | Fujitsu Limited | Quantum interference effect semiconductor device and method of producing the same |
| GB9126480D0 (en) * | 1991-12-13 | 1992-02-12 | Toshiba Cambridge Res Center | Velocity modulation transistor |
| JPH0817231B2 (ja) * | 1992-01-29 | 1996-02-21 | 東京工業大学長 | 組織ドープ構造半導体装置 |
| US6965912B2 (en) * | 1999-10-18 | 2005-11-15 | 4Yoursoul.Com | Method and apparatus for distribution of greeting cards with electronic commerce transaction |
| US7370076B2 (en) * | 1999-10-18 | 2008-05-06 | 4Yoursoul.Com | Method and apparatus for creation, personalization, and fulfillment of greeting cards with gift cards |
| US20140090684A1 (en) * | 2012-09-24 | 2014-04-03 | Joshua R. Smith | Heterojunction electrode with two-dimensional electron gas and surface treatment |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386903A1 (fr) * | 1977-04-08 | 1978-11-03 | Thomson Csf | Transistor a effet de champ sur support a grande bande interdite |
| DE3171953D1 (en) * | 1980-12-29 | 1985-09-26 | Fujitsu Ltd | High electron mobility single heterojunction semiconductor devices and methods of production of such devices |
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
| JPS59184573A (ja) * | 1983-04-05 | 1984-10-19 | Nec Corp | 電界効果トランジスタ |
| JPH0810763B2 (ja) * | 1983-12-28 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
-
1985
- 1985-01-30 JP JP60016042A patent/JPS61174776A/ja active Pending
-
1986
- 1986-01-10 KR KR1019860000100A patent/KR940008230B1/ko not_active IP Right Cessation
- 1986-01-28 NL NL8600198A patent/NL8600198A/nl active Search and Examination
- 1986-01-29 DE DE3602652A patent/DE3602652C2/de not_active Expired - Fee Related
- 1986-01-29 CA CA000500585A patent/CA1253632A/en not_active Expired
- 1986-01-29 US US06/823,639 patent/US4748484A/en not_active Expired - Lifetime
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- 1986-01-30 FR FR868601318A patent/FR2576711B1/fr not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168732A (ja) * | 1990-10-31 | 1992-06-16 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ |
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| Publication number | Publication date |
|---|---|
| GB2171250A (en) | 1986-08-20 |
| GB2171250B (en) | 1988-07-13 |
| CA1253632A (en) | 1989-05-02 |
| US4748484A (en) | 1988-05-31 |
| FR2576711A1 (fr) | 1986-08-01 |
| GB8602248D0 (en) | 1986-03-05 |
| KR860006138A (ko) | 1986-08-18 |
| NL8600198A (nl) | 1986-08-18 |
| DE3602652C2 (de) | 1995-10-19 |
| KR940008230B1 (ko) | 1994-09-08 |
| FR2576711B1 (fr) | 1989-02-03 |
| DE3602652A1 (de) | 1986-09-11 |
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