JPH0760897B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0760897B2 JPH0760897B2 JP61215052A JP21505286A JPH0760897B2 JP H0760897 B2 JPH0760897 B2 JP H0760897B2 JP 61215052 A JP61215052 A JP 61215052A JP 21505286 A JP21505286 A JP 21505286A JP H0760897 B2 JPH0760897 B2 JP H0760897B2
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- Japan
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- semiconductor device
- heterojunction
- mesa
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- Expired - Lifetime
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体装置の製造方法に於いて、基板上のヘ
テロ接合を含む複数の半導体層からなるメサの側面に超
格子を形成することに依り、高電子移動度トランジスタ
及び共鳴トンネリング・ダイオードを組み合わせた多機
能で高速の半導体装置が得られるようにすると共に超格
子を有する半導体装置を製造する場合に於けるプロセス
の困難性を解消したものである。
テロ接合を含む複数の半導体層からなるメサの側面に超
格子を形成することに依り、高電子移動度トランジスタ
及び共鳴トンネリング・ダイオードを組み合わせた多機
能で高速の半導体装置が得られるようにすると共に超格
子を有する半導体装置を製造する場合に於けるプロセス
の困難性を解消したものである。
本発明は、縦方向に形成されたヘテロ接合と横方向に形
成されたヘテロ接合と組み合わせて新しい機能を持たせ
た半導体装置を製造するのに好適な方法に関する。
成されたヘテロ接合と組み合わせて新しい機能を持たせ
た半導体装置を製造するのに好適な方法に関する。
近年、ヘテロ接合、或いは、多数のヘテロ接合からなる
超格子（super lattice:SL）を利用する半導体装置の
開発が盛んであり、例えば、高電子移動度トランジスタ
（high electron mobility transistor:HEMT）、ホ
ット・エレクトロン・トランジスタ（hot electron t
ransistor:HET）、共鳴トンネリング・ホット・エレク
トロン・トランジスタ（resonant−tunneling hot el
ectron transistor:RHET）等が知られている。
超格子（super lattice:SL）を利用する半導体装置の
開発が盛んであり、例えば、高電子移動度トランジスタ
（high electron mobility transistor:HEMT）、ホ
ット・エレクトロン・トランジスタ（hot electron t
ransistor:HET）、共鳴トンネリング・ホット・エレク
トロン・トランジスタ（resonant−tunneling hot el
ectron transistor:RHET）等が知られている。
前記したヘテロ接合半導体装置の殆どは、例えば、通常
の電界効果半導体装置などに比較すると極めて高速であ
るが、それが唯一の利点であって、特殊な構成にしない
限り、他に特別な機能を持たないものが多い。
の電界効果半導体装置などに比較すると極めて高速であ
るが、それが唯一の利点であって、特殊な構成にしない
限り、他に特別な機能を持たないものが多い。
また、特に、諸半導体層を縦方向に積層するようにして
いるので、ヘテロ接合も縦方向に生成されることになる
為、その製造プロセスの面で種々の問題を生じ、例え
ば、素子間分離や電極導出部分を形成する為に深いエッ
チングを行う必要があり、素子間分離には約１〔μｍ〕
程度のエッチングを必要とする場合も稀ではなく、しか
も、電極導出の為には複雑な階段状メサ・エッチングを
行わなければならず、この種の半導体装置の製造歩留り
は大変悪いものとなっている。
いるので、ヘテロ接合も縦方向に生成されることになる
為、その製造プロセスの面で種々の問題を生じ、例え
ば、素子間分離や電極導出部分を形成する為に深いエッ
チングを行う必要があり、素子間分離には約１〔μｍ〕
程度のエッチングを必要とする場合も稀ではなく、しか
も、電極導出の為には複雑な階段状メサ・エッチングを
行わなければならず、この種の半導体装置の製造歩留り
は大変悪いものとなっている。
本発明は、ヘテロ接合を縦方向と横方向に形成して半導
体装置を構成することに依り、従来の半導体装置にない
機能を持たせ、且つ、大きな段差が生ずることを防止
し、製造プロセスを容易なものとして歩留りを高め、ま
た、安価に製造できるようにする。
体装置を構成することに依り、従来の半導体装置にない
機能を持たせ、且つ、大きな段差が生ずることを防止
し、製造プロセスを容易なものとして歩留りを高め、ま
た、安価に製造できるようにする。
本発明に依る半導体装置の製造方法に於いては、能動層
（例えばｉ−GaAs能動層２）及び前記能動層に比較して
電子親和力が小さく且つ不純物を含有する電子供給層
（例えばｎ型AlGaAs電子供給層３）を順に積層して前記
能動層と前記電子供給層との界面に於けるヘテロ接合を
含む高電子移動度トランジスタ構造を形成する工程と、
次いで、前記電子供給層及び前記能動層のエッチングを
行ってメサを形成する工程と、次いで、前記ヘテロ接合
の端部を含む前記メサの側面に第一のバリヤ層（例えば
AlGaAs膜４）及び前記第一のバリヤ層に比較して禁制帯
幅が小さい井戸層（例えばGaAs膜５）及び第二のバリヤ
層（例えばAlGaAs膜６）を順に積層した超格子を含む共
鳴トンネリング・ダイオード構造を形成する工程とが含
まれてなる構成になっている。
（例えばｉ−GaAs能動層２）及び前記能動層に比較して
電子親和力が小さく且つ不純物を含有する電子供給層
（例えばｎ型AlGaAs電子供給層３）を順に積層して前記
能動層と前記電子供給層との界面に於けるヘテロ接合を
含む高電子移動度トランジスタ構造を形成する工程と、
次いで、前記電子供給層及び前記能動層のエッチングを
行ってメサを形成する工程と、次いで、前記ヘテロ接合
の端部を含む前記メサの側面に第一のバリヤ層（例えば
AlGaAs膜４）及び前記第一のバリヤ層に比較して禁制帯
幅が小さい井戸層（例えばGaAs膜５）及び第二のバリヤ
層（例えばAlGaAs膜６）を順に積層した超格子を含む共
鳴トンネリング・ダイオード構造を形成する工程とが含
まれてなる構成になっている。
前記手段を採ることに依り、縦方向にヘテロ接合を、ま
た、横方向に超格子を有する半導体装置を得ることがで
き、高速であるのみならず、例えば微分負特性を有する
ようなヘテロ接合半導体装置を容易に製造することがで
き、しかも、そのヘテロ接合半導体装置に於いては、表
面に大きな段差を生じさせることなく素子間分離を行う
ことが可能となり、製造プロセスに於ける困難性が解消
されるので歩留りが向上し、その結果、高速且つ特殊機
能を有する半導体装置を安価に提供することができる。
た、横方向に超格子を有する半導体装置を得ることがで
き、高速であるのみならず、例えば微分負特性を有する
ようなヘテロ接合半導体装置を容易に製造することがで
き、しかも、そのヘテロ接合半導体装置に於いては、表
面に大きな段差を生じさせることなく素子間分離を行う
ことが可能となり、製造プロセスに於ける困難性が解消
されるので歩留りが向上し、その結果、高速且つ特殊機
能を有する半導体装置を安価に提供することができる。
第１乃至第８図は本発明一実施例を解説する為の工程要
所に於ける半導体装置の要部切断側面図を表し、以下、
これ等の図を参照しつつ説明する。尚、ここでは、共鳴
トンネリング・ダイオード（resonant−tunneling dio
de:RTD）とHEMTとを組み合わせた半導体装置を製造する
場合を対象としている。
所に於ける半導体装置の要部切断側面図を表し、以下、
これ等の図を参照しつつ説明する。尚、ここでは、共鳴
トンネリング・ダイオード（resonant−tunneling dio
de:RTD）とHEMTとを組み合わせた半導体装置を製造する
場合を対象としている。
第１図参照 （１） 分子線エピタキシャル成長（molecular beam
epitaxy:MBE）法を適用することに依り、半絶縁性GaA
s基板１上にｉ型GaAs能動層２、n+型AlGaAs電子供給層
３を形成する。
epitaxy:MBE）法を適用することに依り、半絶縁性GaA
s基板１上にｉ型GaAs能動層２、n+型AlGaAs電子供給層
３を形成する。
この場合の各半導体層の主要データを例示すると次の通
りである。
りである。
能動層２について 厚さ:300〔Å〕 電子供給層３について ｘ値:0.3 厚さ:200〔Å〕 不純物濃度:1×1018〔cm-3〕 第２図参照 （２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びエッチング・ガスをCF4とする反応
性イオン・エッチング（reactive ion etching:RIE）
法を適用することに依り、n+型AlGaAs電子供給層３及び
ｉ型GaAs能動層２のエッチングを行ってメサを形成す
る。
スト・プロセス及びエッチング・ガスをCF4とする反応
性イオン・エッチング（reactive ion etching:RIE）
法を適用することに依り、n+型AlGaAs電子供給層３及び
ｉ型GaAs能動層２のエッチングを行ってメサを形成す
る。
このメサの大きさは、平面的に見て、例えば１〔μｍ〕
×10〔μｍ〕程度が選択される。
×10〔μｍ〕程度が選択される。
第３図参照 （３） MBE法を適用することに依り、厚さ例えば50
〔Å〕のAlGaAs膜４を形成する。
〔Å〕のAlGaAs膜４を形成する。
第４図参照 （４） エッチング・ガスをCF4とするRIE法を適用する
ことに依り、AlGaAs膜４の異方性エッチングを行い、メ
サの側面に被着された部分のみを残して他を除去する。
ことに依り、AlGaAs膜４の異方性エッチングを行い、メ
サの側面に被着された部分のみを残して他を除去する。
第５図参照 （５） 前記したように、MBE法に依る被膜の形成とRIE
法に依る異方性エッチングとを繰り返して、厚さ例えば
50〔Å〕のGaAs膜５、同じく厚さ例えば50〔Å〕のAlGa
As膜６、厚さ例えば1000〔Å〕のｎ型GaAs電極コンタク
ト層７を形成する。尚、電極コンタクト層７の不純物濃
度は１×1018〔cm-3〕程度にして良い。
法に依る異方性エッチングとを繰り返して、厚さ例えば
50〔Å〕のGaAs膜５、同じく厚さ例えば50〔Å〕のAlGa
As膜６、厚さ例えば1000〔Å〕のｎ型GaAs電極コンタク
ト層７を形成する。尚、電極コンタクト層７の不純物濃
度は１×1018〔cm-3〕程度にして良い。
前記のようにして形成したAlGaAs膜４、GaAs膜５、AlGa
As膜６はSLを構成していることは勿論であり、これ等は
必要に応じて更に多層にして良い。
As膜６はSLを構成していることは勿論であり、これ等は
必要に応じて更に多層にして良い。
第６図参照 （６） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、メサの両側面に在ったSL及び電極コンタクト
層７のうち、例えば、右側に在るものを除去する。
とに依り、メサの両側面に在ったSL及び電極コンタクト
層７のうち、例えば、右側に在るものを除去する。
第７図参照 （７） 通常のフォト・リソグラフィ技術のレジスト・
プロセス及びリフト・オフ法を適用することに依り、ソ
ース電極８及びドレイン電極９を形成する。尚、ソース
電極８及びドレイン電極９を構成する材料としてAuGe/A
uを用い、それ等の厚さは200〔Å〕/800〔Å〕として良
い。
プロセス及びリフト・オフ法を適用することに依り、ソ
ース電極８及びドレイン電極９を形成する。尚、ソース
電極８及びドレイン電極９を構成する材料としてAuGe/A
uを用い、それ等の厚さは200〔Å〕/800〔Å〕として良
い。
第８図参照 （８） 通常のフォト・リソグラフィ技術のレジスト・
プロセス及びリフト・オフ法を適用することに依り、電
子供給層３の表面にゲート電極10を形成する。尚、ゲー
ト電極10の材料としてはAlを用い、その厚さを3000
〔Å〕として良い。
プロセス及びリフト・オフ法を適用することに依り、電
子供給層３の表面にゲート電極10を形成する。尚、ゲー
ト電極10の材料としてはAlを用い、その厚さを3000
〔Å〕として良い。
尚、第８図に見られる記号11は能動層２と電子供給層３
とで構成されるヘテロ界面近傍の能動層２側に生成され
た二次元電子ガス層を、また、記号12はRTD部分をそれ
ぞれ指示している。尚、RTD部分12に於いては、AlGaAs
膜４、GaAs膜５、AlGaAs膜６の部分がSLとして作用す
る。
とで構成されるヘテロ界面近傍の能動層２側に生成され
た二次元電子ガス層を、また、記号12はRTD部分をそれ
ぞれ指示している。尚、RTD部分12に於いては、AlGaAs
膜４、GaAs膜５、AlGaAs膜６の部分がSLとして作用す
る。
このようにして作成された半導体装置に於けるドレイン
・ソース間電圧VDS対ドレイン電流IDの関係は第９図に
見られる通りである。
・ソース間電圧VDS対ドレイン電流IDの関係は第９図に
見られる通りである。
第９図に於いては、横軸にドレイン・ソース間電圧VDS
を、また、縦軸にドレイン電流IDをそれぞれ採ってあ
り、ゲート電圧Vgが０〔Ｖ〕の場合及び或る正の値を採
った場合のそれぞれについて特性線を示してある。
を、また、縦軸にドレイン電流IDをそれぞれ採ってあ
り、ゲート電圧Vgが０〔Ｖ〕の場合及び或る正の値を採
った場合のそれぞれについて特性線を示してある。
図示の特性線から明らかなように、本発明の半導体装置
は微分負特性を有し、例えば、ゲート電圧Vgが異なって
いても、ドレイン・ソース間電圧VDSの如何に依り、ド
レイン電流IDが同じになる場合と異なる場合とがある。
は微分負特性を有し、例えば、ゲート電圧Vgが異なって
いても、ドレイン・ソース間電圧VDSの如何に依り、ド
レイン電流IDが同じになる場合と異なる場合とがある。
このような特性が得られることから、論理動作或いは発
振動作をさせることが可能である。
振動作をさせることが可能である。
本発明に依る半導体装置の製造方法では、基板上のヘテ
ロ接合を含む複数の半導体層からなるメサの側面に超格
子を形成するものであり、前記ヘテロ接合を利用してHE
MTを構成すると共に前記超格子を利用して共鳴トンネリ
ング・ダイオードを構成している。
ロ接合を含む複数の半導体層からなるメサの側面に超格
子を形成するものであり、前記ヘテロ接合を利用してHE
MTを構成すると共に前記超格子を利用して共鳴トンネリ
ング・ダイオードを構成している。
前記構成を採ることに依り、縦方向にヘテロ接合を、ま
た、横方向に超格子を有する半導体装置を得ることがで
き、高速であるのみならず、例えば微分負特性を有する
ようなヘテロ接合半導体装置を容易に製造することがで
き、しかも、そのヘテロ接合半導体装置に於いては、表
面に大きな段差を生じさせることなく素子間分離を行う
ことが可能となり、製造プロセスに於ける困難性が解消
されるので歩留りが向上し、その結果、この種の半導体
装置を安価に提供することができる。
た、横方向に超格子を有する半導体装置を得ることがで
き、高速であるのみならず、例えば微分負特性を有する
ようなヘテロ接合半導体装置を容易に製造することがで
き、しかも、そのヘテロ接合半導体装置に於いては、表
面に大きな段差を生じさせることなく素子間分離を行う
ことが可能となり、製造プロセスに於ける困難性が解消
されるので歩留りが向上し、その結果、この種の半導体
装置を安価に提供することができる。
第１図乃至第８図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第９図は第
１図乃至第８図について説明した実施例に依って製造さ
れた半導体装置の特性を説明する為の線図をそれぞれ表
している。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs能動
層、３はｎ型AlGaAs電子供給層、４はAlGaAs膜、５はGa
As膜、６はAlGaAs膜、７はn+型電極コンタクト層、８は
ソース電極、９はドレイン電極、10はゲート電極、11は
二次元電子ガス層、12はRTD部分をそれぞれ示してい
る。
要所に於ける半導体装置の要部切断側面図、第９図は第
１図乃至第８図について説明した実施例に依って製造さ
れた半導体装置の特性を説明する為の線図をそれぞれ表
している。 図に於いて、１は半絶縁性GaAs基板、２はｉ型GaAs能動
層、３はｎ型AlGaAs電子供給層、４はAlGaAs膜、５はGa
As膜、６はAlGaAs膜、７はn+型電極コンタクト層、８は
ソース電極、９はドレイン電極、10はゲート電極、11は
二次元電子ガス層、12はRTD部分をそれぞれ示してい
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/06 29/205 29/68 29/812 Ｈ０１Ｌ 29/205
Claims (1)
- 【請求項１】能動層及び前記能動層に比較して電子親和
力が小さく且つ不純物を含有する電子供給層を順に積層
して前記能動層と前記電子供給層との界面に於けるヘテ
ロ接合を含む高電子移動度トランジスタ構造を形成する
工程と、 次いで、前記電子供給層及び前記能動層のエッチングを
行ってメサを形成する工程と、 次いで、前記ヘテロ接合の端部を含む前記メサの側面に
第一のバリヤ層及び前記第一のバリヤ層に比較して禁制
帯幅が小さい井戸層及び第二のバリヤ層を順に積層して
超格子を含む共鳴トンネリング・ダイオード構造を形成
する工程と が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215052A JPH0760897B2 (ja) | 1986-09-13 | 1986-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215052A JPH0760897B2 (ja) | 1986-09-13 | 1986-09-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372166A JPS6372166A (ja) | 1988-04-01 |
| JPH0760897B2 true JPH0760897B2 (ja) | 1995-06-28 |
Family
ID=16665964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215052A Expired - Lifetime JPH0760897B2 (ja) | 1986-09-13 | 1986-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760897B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4786802B2 (ja) * | 2001-01-29 | 2011-10-05 | 三菱電機株式会社 | 半導体レーザの製造方法、光変調器の製造方法、および光変調器付半導体レーザの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669110B2 (ja) * | 1985-03-04 | 1994-08-31 | 株式会社日立製作所 | 半導体レ−ザ装置 |
-
1986
- 1986-09-13 JP JP61215052A patent/JPH0760897B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372166A (ja) | 1988-04-01 |
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