JP2546994B2 - 高速電界効果半導体装置 - Google Patents
高速電界効果半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【発明の詳細な説明】 〔概要〕 本発明に依る高速電界効果半導体装置に於いては、Ga
xIn1-xPキャリヤ供給層内に（AlxGa1-x）yIn1-yPエッチ
ング停止層を介在させて、該GaxIn1-xPキャリヤ供給層
にリセスを形成して、そのリセスの底に現れた（AlxGa
1-x）yIn1-yPエッチング停止層の面にゲート電極を形成
した構成とすることに依り、リセスの形成時にエッチン
グ不完全や過剰エッチングが発生することを防止できる
ようにした。
xIn1-xPキャリヤ供給層内に（AlxGa1-x）yIn1-yPエッチ
ング停止層を介在させて、該GaxIn1-xPキャリヤ供給層
にリセスを形成して、そのリセスの底に現れた（AlxGa
1-x）yIn1-yPエッチング停止層の面にゲート電極を形成
した構成とすることに依り、リセスの形成時にエッチン
グ不完全や過剰エッチングが発生することを防止できる
ようにした。
本発明は、化合物半導体としてGaAs/GaInP系を用いた
高速電界効果半導体装置の改良に関する。
高速電界効果半導体装置の改良に関する。
一般に、電子親和力を異にする半導体層を積層して生
成されるヘテロ接合及び二次元キャリヤ・ガス層を利用
する高速電界効果トランジスタに於いては、その半導体
層を構成する化合物半導体としてGaAs/GaAlAs系が多く
用いられている。
成されるヘテロ接合及び二次元キャリヤ・ガス層を利用
する高速電界効果トランジスタに於いては、その半導体
層を構成する化合物半導体としてGaAs/GaAlAs系が多く
用いられている。
近年、このGaAs/GaAlAs系に代えてGaAs/GaInP系が用
いられようとしている。
いられようとしている。
第４図はGaAs/GaInP系を用いて高電子移動度トランジ
スタ（high electron mobility transistor:HEMT）を製
造する場合の半導体層構成を説明する為の要部切断側面
図を表している。
スタ（high electron mobility transistor:HEMT）を製
造する場合の半導体層構成を説明する為の要部切断側面
図を表している。
図に於いて、１は半絶縁性GaAs基板、２はアン・ドー
プGaAs能動層、３は高濃度にドナーをドープしたn+型Ga
InP電子供給層をそれぞれ示している。
プGaAs能動層、３は高濃度にドナーをドープしたn+型Ga
InP電子供給層をそれぞれ示している。
前記のような半導体層構成にすると、能動層２と電子
供給層３とに依るヘテロ接合の近傍に於ける能動層２側
に二次元電子ガス層が生成されるので、それをチャネル
として電子を走行させるようにしている。
供給層３とに依るヘテロ接合の近傍に於ける能動層２側
に二次元電子ガス層が生成されるので、それをチャネル
として電子を走行させるようにしている。
GaAsと格子整合するGaInPとしては、GaxIn1-xP（ｘ＝
0.51）が使用されていて、その組成の場合、GaAlAsに比
較し、深い準位の濃度が遥かに小さく、且つ、エネルギ
・バンド・ギャップは1.9〔eV〕と大きいのでGaAlAsに
代わるキャリヤ供給層として有望視されている。
0.51）が使用されていて、その組成の場合、GaAlAsに比
較し、深い準位の濃度が遥かに小さく、且つ、エネルギ
・バンド・ギャップは1.9〔eV〕と大きいのでGaAlAsに
代わるキャリヤ供給層として有望視されている。
また、集積回路を作成する場合、個々の素子に於ける
しきい値電圧が揃っていることが必要であり、また、素
子数が少なくて消費電力が小さいものが有利である為、
DCFL（direct coupled FET logic）回路が多用される傾
向にあり、従って、E/D型半導体装置が必要となる。
しきい値電圧が揃っていることが必要であり、また、素
子数が少なくて消費電力が小さいものが有利である為、
DCFL（direct coupled FET logic）回路が多用される傾
向にあり、従って、E/D型半導体装置が必要となる。
このようなことは、HEMTの場合にも当て嵌まることは
勿論であり、その場合、キャリヤ供給層の不純物濃度が
一定であれば、しきい値電圧は厚さで決定されるから、
E/D型HEMTに於いては、同一基板上にキャリヤ供給層の
厚さを異にするHEMTを作り分けてＥ型HEMTとＤ型HEMTと
している。
勿論であり、その場合、キャリヤ供給層の不純物濃度が
一定であれば、しきい値電圧は厚さで決定されるから、
E/D型HEMTに於いては、同一基板上にキャリヤ供給層の
厚さを異にするHEMTを作り分けてＥ型HEMTとＤ型HEMTと
している。
前記したようなE/D型HEMTを作成する場合、ゲート電
極下のキャリヤ供給層の厚さを調整しなければならない
が、化合物半導体としてGaAs/GaInP系を用いた場合、そ
の作業は甚だ困難である。
極下のキャリヤ供給層の厚さを調整しなければならない
が、化合物半導体としてGaAs/GaInP系を用いた場合、そ
の作業は甚だ困難である。
即ち、そのような調整を行うには、ドライ・エッチン
グ技術を適用するのであるが、GaInPとGaAsのエッチン
グ・レートに余り差がないことから、GaInPキャリヤ供
給層のエッチングを適切な点で停止することが困難であ
る。
グ技術を適用するのであるが、GaInPとGaAsのエッチン
グ・レートに余り差がないことから、GaInPキャリヤ供
給層のエッチングを適切な点で停止することが困難であ
る。
本発明は、化合物半導体としてGaAs/GaInP系を用いた
高速電界効果半導体装置に於いて、キャリヤ供給層の厚
さを極めて簡単な技術で高精度に調整することができる
ようにする。
高速電界効果半導体装置に於いて、キャリヤ供給層の厚
さを極めて簡単な技術で高精度に調整することができる
ようにする。
第１図は本発明の原理を説明する為の加工途中に於け
る半導体装置の要部切断側面図を表し、第４図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
る半導体装置の要部切断側面図を表し、第４図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、４は（AlxGa1-x）yIn1-yPエッチング停
止層、５はn+型GaxIn1-xP電子供給層をそれぞれ示して
いる。
止層、５はn+型GaxIn1-xP電子供給層をそれぞれ示して
いる。
このエッチング停止層４のｙ値はGaAsと格子整合させ
る為に0.51とし、また、厚さは例えば５〔nm〕程度とす
ると良い。
る為に0.51とし、また、厚さは例えば５〔nm〕程度とす
ると良い。
半導体装置のしきい値電圧を調整する為、ゲート電極
下に於ける半導体層の厚さを変える場合、ドライ・エッ
チング技術にて電子供給層５をエッチングすることにな
るが、（AlxGa1-x）yIn1-yPのエッチング・レートはGaA
s或いはGaxIn1-xPと比較すると著しく小さいので、該エ
ッチングはエッチング停止層４で確実に停止させること
ができる。
下に於ける半導体層の厚さを変える場合、ドライ・エッ
チング技術にて電子供給層５をエッチングすることにな
るが、（AlxGa1-x）yIn1-yPのエッチング・レートはGaA
s或いはGaxIn1-xPと比較すると著しく小さいので、該エ
ッチングはエッチング停止層４で確実に停止させること
ができる。
従って、キャリヤ供給層３の厚さを制御しておけば、
極めて容易に目的を達成することが可能であり、そのキ
ャリヤ供給層３の厚さは、エピタキシャル成長時に制御
するものであるから、その精度の高さはエッチングなど
の比ではなく、半導体装置のしきい値電圧は精密に調整
することができる。
極めて容易に目的を達成することが可能であり、そのキ
ャリヤ供給層３の厚さは、エピタキシャル成長時に制御
するものであるから、その精度の高さはエッチングなど
の比ではなく、半導体装置のしきい値電圧は精密に調整
することができる。
尚、この場合、GaxIn1-xPキャリヤ供給層３に代えて
（AlxGa1-x）yIn1-yPキャリヤ供給層を形成し、その上
にn+型GaAs電極コンタクト層を形成して半導体装置を構
成することも考えられようが、（AlxGa1-x）yIn1-yPはG
axIn1-xPに比較して深い準位の濃度が高いのでキャリヤ
供給層としては好ましくない。
（AlxGa1-x）yIn1-yPキャリヤ供給層を形成し、その上
にn+型GaAs電極コンタクト層を形成して半導体装置を構
成することも考えられようが、（AlxGa1-x）yIn1-yPはG
axIn1-xPに比較して深い準位の濃度が高いのでキャリヤ
供給層としては好ましくない。
前記したようなことから、本発明に依る高速電界効果
半導体装置に於いては、（AlxGa1-x）yIn1-yPエッチン
グ停止層（例えば（AlxGa1-x）yIn1-yPエッチング停止
層４）を間に挟んで積層されているGaxIn1-xPキャリヤ
供給層（例えばn+型GaxIn1-xP層電子供給層３及びn+型G
axIn1-xP層電子供給層５）と、GaxIn1-xPキャリヤ供給
層（例えばn+型GaxIn1-xP層電子供給層５）に形成され
且つ底に（AlxGa1-x）yIn1-yPエッチング停止層が表出
されているリセス（例えばリセス5A）と、該リセスの底
に表出された面にコンタクトするゲート電極（例えばゲ
ート電極10）とを備えてなる構成になっている。
半導体装置に於いては、（AlxGa1-x）yIn1-yPエッチン
グ停止層（例えば（AlxGa1-x）yIn1-yPエッチング停止
層４）を間に挟んで積層されているGaxIn1-xPキャリヤ
供給層（例えばn+型GaxIn1-xP層電子供給層３及びn+型G
axIn1-xP層電子供給層５）と、GaxIn1-xPキャリヤ供給
層（例えばn+型GaxIn1-xP層電子供給層５）に形成され
且つ底に（AlxGa1-x）yIn1-yPエッチング停止層が表出
されているリセス（例えばリセス5A）と、該リセスの底
に表出された面にコンタクトするゲート電極（例えばゲ
ート電極10）とを備えてなる構成になっている。
前記手段を採ることに依り、リセスを形成する際、Ga
xIn1-xP層のエッチングはその下地になっている（AlxGa
1-x）yIn1-yP層で確実に停止させることができ、エッチ
ングが不完全であったり、過剰エッチングでGaAs層まで
突き抜けるなどの事故が発生することはなくなり、（Al
xGa1-x）yIn1-yP層の下にあるGaxIn1-xP層の厚みさえ制
御しておけば設計値通りのしきい値が得られ、しかも、
GaxIn1-xP層はエピタキシャル成長法で形成されるので
あるから、その厚さは精密に且つ容易に制御することが
できる。
xIn1-xP層のエッチングはその下地になっている（AlxGa
1-x）yIn1-yP層で確実に停止させることができ、エッチ
ングが不完全であったり、過剰エッチングでGaAs層まで
突き抜けるなどの事故が発生することはなくなり、（Al
xGa1-x）yIn1-yP層の下にあるGaxIn1-xP層の厚みさえ制
御しておけば設計値通りのしきい値が得られ、しかも、
GaxIn1-xP層はエピタキシャル成長法で形成されるので
あるから、その厚さは精密に且つ容易に制御することが
できる。
第２図は本発明一実施例の要部切断側面図であり、第
１図及び第４図に於いて用いた記号と同記号を示すか或
いは同じ意味を持つものとする。
１図及び第４図に於いて用いた記号と同記号を示すか或
いは同じ意味を持つものとする。
図に於いて、5Aは電子供給層５に形成したリセス、６
ドレイン電極、７はソース兼ドレイン電極、８はソース
電極、９及び10はゲート電極、QDはデプレション・トラ
ンジスタ部分、QEはエンハンスメント・トランジスタ部
分をそれぞれ示している。
ドレイン電極、７はソース兼ドレイン電極、８はソース
電極、９及び10はゲート電極、QDはデプレション・トラ
ンジスタ部分、QEはエンハンスメント・トランジスタ部
分をそれぞれ示している。
本実施例に於ける各部分の主要データを例示すると次
の通りである。
の通りである。
（１） 能動層２について 厚さ:1000〔nm〕 （２） 電子供給層３について 厚さ:30〔nm〕 不純物濃度:2×1018〔cm-3〕 （３） エッチング停止層４について 厚さ:5〔nm〕 （４） 電子供給層５について 厚さ:30〔nm〕 不純物濃度:2×1018〔cm-3〕 （５） 電極6,7,8について 材料:AuGe/Au 厚さ:100〔nm〕/300〔nm〕 （６） 電極９及び10について 材料:Al 厚さ:300〔nm〕 本実施例に於いては、エンハンスメント・トランジス
タ部分QEに於ける電子供給層５をエッチングしてリセス
5Aを形成してあり、その際、ドライ・エッチング技術を
適用すると、該エッチングはエッチング停止層４の表面
で確実に停止させることができた。尚、能動層２と電子
供給層３との界面近傍に於ける能動層２側には二次元電
子ガス層が生成されることは云うまでもない。
タ部分QEに於ける電子供給層５をエッチングしてリセス
5Aを形成してあり、その際、ドライ・エッチング技術を
適用すると、該エッチングはエッチング停止層４の表面
で確実に停止させることができた。尚、能動層２と電子
供給層３との界面近傍に於ける能動層２側には二次元電
子ガス層が生成されることは云うまでもない。
第３図は本発明に於ける他の実施例の要部切断側面図
であり、第１図、第２図、第４図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
であり、第１図、第２図、第４図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
本実施例が第２図について説明した実施例と相違する
点は、n+型GaxIn1-xP電子供給層５の上に更に（AlxGa
1-x）yIn1-yPエッチング停止層11及びn+型GaAs電極コン
タクト層12を順に形成し、エンハンスメント・トランジ
スタ部分QEだけでなく、デプレション・トランジスタ部
分QDにもリセス12Aを形成したところにある。
点は、n+型GaxIn1-xP電子供給層５の上に更に（AlxGa
1-x）yIn1-yPエッチング停止層11及びn+型GaAs電極コン
タクト層12を順に形成し、エンハンスメント・トランジ
スタ部分QEだけでなく、デプレション・トランジスタ部
分QDにもリセス12Aを形成したところにある。
本実施例に於ける各部分の主要データを例示すると次
の通りである。
の通りである。
（１） エッチング停止層11について 厚さ:5〔nm〕 （２） 電極コンタクト層12について 厚さ:30〔nm〕 不純物濃度:5×1018〔cm-3〕 この実施例に於けるリセス5A及び12Aを形成するに
は、まず、ドライ・エッチング法を適用して電極コンタ
クト12のエッチングを行ってエンハンスメント・トラン
ジスタ部分QE側にはリセス5Aを途中まで、そして、デプ
レション・トランジスタ部分QD側にはリセス12Aをそれ
ぞれ形成し、次に、リセス12Aを適当な保護膜で被覆し
てからリセス5A内に露出されているエッチング停止層11
をウエット・エッチング法にてエッチングし、次に、再
び前記ドライ・エッチング法を適用して電子供給層５の
エッチングを行ってリセス5Aを完成させるようにする。
は、まず、ドライ・エッチング法を適用して電極コンタ
クト12のエッチングを行ってエンハンスメント・トラン
ジスタ部分QE側にはリセス5Aを途中まで、そして、デプ
レション・トランジスタ部分QD側にはリセス12Aをそれ
ぞれ形成し、次に、リセス12Aを適当な保護膜で被覆し
てからリセス5A内に露出されているエッチング停止層11
をウエット・エッチング法にてエッチングし、次に、再
び前記ドライ・エッチング法を適用して電子供給層５の
エッチングを行ってリセス5Aを完成させるようにする。
この場合も、リセス12Aに関するエッチングはエッチ
ング停止層11で、また、リセス5Aに関するエッチングは
エッチング停止層４でそれぞれ確実に停止した。
ング停止層11で、また、リセス5Aに関するエッチングは
エッチング停止層４でそれぞれ確実に停止した。
本発明に依る高速電界効果半導体装置に於いては、Ga
xIn1-xPキャリヤ供給層内に（AlxGa1-x）yIn1-yPエッチ
ング停止層を介在させて、該GaxIn1-xPキャリヤ供給層
にリセスを形成して、そのリセスの底に現れた（AlxGa
1-x）yIn1-yPエッチング停止層の面にゲート電極を形成
した構成になっている。
xIn1-xPキャリヤ供給層内に（AlxGa1-x）yIn1-yPエッチ
ング停止層を介在させて、該GaxIn1-xPキャリヤ供給層
にリセスを形成して、そのリセスの底に現れた（AlxGa
1-x）yIn1-yPエッチング停止層の面にゲート電極を形成
した構成になっている。
この構成を採ることに依り、リセスを形成する際、Ga
xIn1-xP層のエッチングはその下地になっている（AlxGa
1-x）yIn1-yP層で確実に停止させることができ、エッチ
ングが不完全であったり、過剰エッチングでGaAs層まで
突き抜けるなどの事故が発生することはなくなり、（Al
xGa1-x）yIn1-yP層の下にあるGaxIn1-xP層の厚みさえ制
御しておけば設計値通りのしきい値が得られ、しかも、
GaxIn1-xP層はエピタキシャル成長法で形成されるので
あるから、その厚さは精密に且つ容易に制御することが
できる。
xIn1-xP層のエッチングはその下地になっている（AlxGa
1-x）yIn1-yP層で確実に停止させることができ、エッチ
ングが不完全であったり、過剰エッチングでGaAs層まで
突き抜けるなどの事故が発生することはなくなり、（Al
xGa1-x）yIn1-yP層の下にあるGaxIn1-xP層の厚みさえ制
御しておけば設計値通りのしきい値が得られ、しかも、
GaxIn1-xP層はエピタキシャル成長法で形成されるので
あるから、その厚さは精密に且つ容易に制御することが
できる。
第１図は本発明の原理を説明する為の半導体ウエハの要
部切断側面図、第２図は本発明一実施例の要部切断側面
図、第３図は本発明に依る他の実施例の要部切断側面
図、第４図は従来例の要部切断側面図をそれぞれ表して
いる。 図に於いて、１は半絶縁性GaAs基板、２はアン・ドープ
GaAs能動層、３は高濃度にドナーをドープしたn+型GaxI
n1-xP電子供給層、４は（AlxGa1-x）yIn1-yPエッチング
停止層、５はn+型GaxIn1-xP電子供給層、5Aは電子供給
層５に形成したリセス、６はドレイン電極、７はソース
兼ドレイン電極、８はソース電極、９及び10はゲート電
極、QDはデプレション・トランジスタ部分、QEはエンハ
ンスメント・トランジスタ部分をそれぞれ示している。
部切断側面図、第２図は本発明一実施例の要部切断側面
図、第３図は本発明に依る他の実施例の要部切断側面
図、第４図は従来例の要部切断側面図をそれぞれ表して
いる。 図に於いて、１は半絶縁性GaAs基板、２はアン・ドープ
GaAs能動層、３は高濃度にドナーをドープしたn+型GaxI
n1-xP電子供給層、４は（AlxGa1-x）yIn1-yPエッチング
停止層、５はn+型GaxIn1-xP電子供給層、5Aは電子供給
層５に形成したリセス、６はドレイン電極、７はソース
兼ドレイン電極、８はソース電極、９及び10はゲート電
極、QDはデプレション・トランジスタ部分、QEはエンハ
ンスメント・トランジスタ部分をそれぞれ示している。
Claims (1)
- 【請求項１】（AlxGa1-x）yIn1-yPエッチング停止層を
間に挟んで積層されているGaxIn1-xPキャリヤ供給層
と、 該GaxIn1-xPキャリヤ供給層に形成され且つ底に（AlxGa
1-x）yIn1-yPエッチング停止層が表出されているリセス
と、 該リセスの底に表出された面にコンタクトするゲート電
極と を備えてなることを特徴とする高速電界効果半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25705586A JP2546994B2 (ja) | 1986-10-30 | 1986-10-30 | 高速電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25705586A JP2546994B2 (ja) | 1986-10-30 | 1986-10-30 | 高速電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111673A JPS63111673A (ja) | 1988-05-16 |
| JP2546994B2 true JP2546994B2 (ja) | 1996-10-23 |
Family
ID=17301110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25705586A Expired - Lifetime JP2546994B2 (ja) | 1986-10-30 | 1986-10-30 | 高速電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546994B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348944B1 (en) * | 1988-06-28 | 1997-10-22 | Nec Corporation | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
| JP3086748B2 (ja) * | 1991-07-26 | 2000-09-11 | 株式会社東芝 | 高電子移動度トランジスタ |
| JP2985456B2 (ja) * | 1991-12-19 | 1999-11-29 | 日本電気株式会社 | 電界効果トランジスタ |
-
1986
- 1986-10-30 JP JP25705586A patent/JP2546994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111673A (ja) | 1988-05-16 |
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