JPS5963768A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS5963768A JPS5963768A JP17389682A JP17389682A JPS5963768A JP S5963768 A JPS5963768 A JP S5963768A JP 17389682 A JP17389682 A JP 17389682A JP 17389682 A JP17389682 A JP 17389682A JP S5963768 A JPS5963768 A JP S5963768A
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- 230000005669 field effect Effects 0.000 title claims description 7
- 229910004613 CdTe Inorganic materials 0.000 claims abstract description 18
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 210000003323 beak Anatomy 0.000 description 2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（以下ＦＢＴと称す）を第１図に示す。第１図において
、１は（１００）面をもつ半絶縁ＧａＡｓ基板、２は不
純物無添加のＧａＡｓ層、３は不純物無添加のＡｔｘＧ
ａＩＬｘＡｓ層、４は８ｉを高濃度に添加したＮ Ａｔ
ｘＧａｌ−ＸＡＳ層、５はソース電極、６はゲート電極
、７はドレイン電極である。また、８はＮ＋Ｉ’ｄ、ｘ
Ｇ ａ １−ｘ Ａｓ層層内内電子が拡散により ＡＬ
ｘ（３ａ １−ＸＡＳ層３を通してＧａＡｓ ＠ ２に
流出することによシ、前記Ａｔｙｃｏａ１−ｘＡＳ層３
との界面においてＧａＡｓ層２内に形成された２次元電
子蓄積層で、いわゆるチャンネル層である。
、１は（１００）面をもつ半絶縁ＧａＡｓ基板、２は不
純物無添加のＧａＡｓ層、３は不純物無添加のＡｔｘＧ
ａＩＬｘＡｓ層、４は８ｉを高濃度に添加したＮ Ａｔ
ｘＧａｌ−ＸＡＳ層、５はソース電極、６はゲート電極
、７はドレイン電極である。また、８はＮ＋Ｉ’ｄ、ｘ
Ｇ ａ １−ｘ Ａｓ層層内内電子が拡散により ＡＬ
ｘ（３ａ １−ＸＡＳ層３を通してＧａＡｓ ＠ ２に
流出することによシ、前記Ａｔｙｃｏａ１−ｘＡＳ層３
との界面においてＧａＡｓ層２内に形成された２次元電
子蓄積層で、いわゆるチャンネル層である。
このように構成されたＦＥＴにおいては、チャンネル層
（２次元電子蓄積層８）内の高移動度の２次元電子の流
れを、ダート電極６に印加されたバイアス電圧によって
断続することによって動作する。
（２次元電子蓄積層８）内の高移動度の２次元電子の流
れを、ダート電極６に印加されたバイアス電圧によって
断続することによって動作する。
しかるに１以上のような従来のＦＥＴでは、チャンネル
層（２次元電子蓄積層８）がＧａｐｓによって構成され
ているので、動作速度が速いといってもまだ充分期待に
答えてはおらず、よシ動作速度の提供することを目的と
する。
層（２次元電子蓄積層８）がＧａｐｓによって構成され
ているので、動作速度が速いといってもまだ充分期待に
答えてはおらず、よシ動作速度の提供することを目的と
する。
以下この発明の実施例を図面を参照して説明する。第２
図はこの発明の実施例の電界効果型半導体装置（以下Ｆ
ＥＴと称す）を示す断面図である。
図はこの発明の実施例の電界効果型半導体装置（以下Ｆ
ＥＴと称す）を示す断面図である。
＋ｔｉｔ’図において、１１は１０ｃｙ＋＋ 程度以
下のキャリア密度の（１００）面をもつＩｎＳｂ半絶縁
基板であり、その上には、不純物無添加の１０ ” ｃ
ｍ−３程度以下のキャリア密度をもつ帆７μ・ｍ程度の
厚さのＩｎＳｂｎＳｂ層形２される。このＩｎＳｂｎＳ
ｂ上には、７ｏ＾程度の厚さの不純物無添加のＣｄＴｅ
層１３全１３される。このＣｄＴｅ層１３上には、Ｉｎ
をドープした１０１７〜１０１８の一３程度の電子密度
よりなる０、０５〜０．１μｍ程度の厚さのＮ ＣｄＴ
ｅ層１４層形４される。
下のキャリア密度の（１００）面をもつＩｎＳｂ半絶縁
基板であり、その上には、不純物無添加の１０ ” ｃ
ｍ−３程度以下のキャリア密度をもつ帆７μ・ｍ程度の
厚さのＩｎＳｂｎＳｂ層形２される。このＩｎＳｂｎＳ
ｂ上には、７ｏ＾程度の厚さの不純物無添加のＣｄＴｅ
層１３全１３される。このＣｄＴｅ層１３上には、Ｉｎ
をドープした１０１７〜１０１８の一３程度の電子密度
よりなる０、０５〜０．１μｍ程度の厚さのＮ ＣｄＴ
ｅ層１４層形４される。
そして、このＮ ＣｄＴｅ層１４上にはソース電極１５
゜ドレイン電極１６およびダート電極１７が形成される
。ここで、ソース電極１５とドレイン電極１６はオーム
性電極とするため、Ｉｎ１８とＡｕ １９の２層構造よ
シなる。他方、ゲート電極１７はショク」キー接合とす
るためＡｕＪｌｌ）なる。
゜ドレイン電極１６およびダート電極１７が形成される
。ここで、ソース電極１５とドレイン電極１６はオーム
性電極とするため、Ｉｎ１８とＡｕ １９の２層構造よ
シなる。他方、ゲート電極１７はショク」キー接合とす
るためＡｕＪｌｌ）なる。
第３図はこのようなＦＥＴのエネルギーバンド図を示し
、３１は伝導帯の端、３２は価電子帯の端。
、３１は伝導帯の端、３２は価電子帯の端。
３３はフェルミレベルの位置を示す。
この図に示す伝導帯の高さの違いにょシ、Ｎ＋ＣｄＴｅ
層１４内の電子は拡散によりＣｄＴｅ層１３全１３てＩ
ｎＳｂｎＳｂ層形２する。したがって、上記実／４．．
ｐｊｌのＦＥＴでは、ＣｄＴｅ層１３全１３面において
４ｑ＋ｍ１．ｉｂ層１２内に、チャンネル層としての２
次元電”Ｈ＊Ｈ積層２０が形成される。
層１４内の電子は拡散によりＣｄＴｅ層１３全１３てＩ
ｎＳｂｎＳｂ層形２する。したがって、上記実／４．．
ｐｊｌのＦＥＴでは、ＣｄＴｅ層１３全１３面において
４ｑ＋ｍ１．ｉｂ層１２内に、チャンネル層としての２
次元電”Ｈ＊Ｈ積層２０が形成される。
咀１゛＼ｐそして、この実施例のＦＥＴは、オーム性電
極のソース電極１５とドレイン電極１６間にチャンネル
層（２次元電子蓄積層２０）を通して電流を流すが、そ
の電流量を、ショットキー接合のケ゛−ト電極１７に印
加されるバイアス電圧によってチャンネル層を広くした
り狭くしたシすることにより制御できる。
極のソース電極１５とドレイン電極１６間にチャンネル
層（２次元電子蓄積層２０）を通して電流を流すが、そ
の電流量を、ショットキー接合のケ゛−ト電極１７に印
加されるバイアス電圧によってチャンネル層を広くした
り狭くしたシすることにより制御できる。
まだ、とノＦＥＴは、ＮＣｄＴｅ層１４の厚さを０．０
５μｍ程度に薄くすると７７に程度の低温でエンハンス
メント・モードで動作し、０．１μｍ程度の厚さにする
とディプレッション・モードで動作する。
５μｍ程度に薄くすると７７に程度の低温でエンハンス
メント・モードで動作し、０．１μｍ程度の厚さにする
とディプレッション・モードで動作する。
ところで、上記実施例のＦＥＴでは、チャンネル層がＩ
ｎＳｂ、（ＩｎＳｂｎＳｂ層形２成されている。ＩｎＳ
ｂの電子移動度は３００°にで約８ Ｘ １０’ｃｖｌ
／Ｖ・Ｓｅｃ 。
ｎＳｂ、（ＩｎＳｂｎＳｂ層形２成されている。ＩｎＳ
ｂの電子移動度は３００°にで約８ Ｘ １０’ｃｖｌ
／Ｖ・Ｓｅｃ 。
７７°にで２×１０６ｃｒｌ／■・ＳｅＣである。一方
、従来力らよく知られた動作の速いＦＥＴに使われてい
るＧａＡｓの電子移動度は３００°にで約９ Ｘ １０
３ｃｒｌ／Ｖ−８ｅｅ 。
、従来力らよく知られた動作の速いＦＥＴに使われてい
るＧａＡｓの電子移動度は３００°にで約９ Ｘ １０
３ｃｒｌ／Ｖ−８ｅｅ 。
７７°にで３ Ｘ １０５ｃｒｌ／ Ｖ−８ｅｃである
。このように。
。このように。
よく知られた半導体のうちで最も大きい電子移動度をも
つＩｎＳｂはＧａＡｓと比較して約１０倍大きな電子移
動度を示す。ＦＥＴのチャンネル層内の電子一度Ｖは電
子移動度μと電場の強さＥに比ψ１１シ。
つＩｎＳｂはＧａＡｓと比較して約１０倍大きな電子移
動度を示す。ＦＥＴのチャンネル層内の電子一度Ｖは電
子移動度μと電場の強さＥに比ψ１１シ。
１ｖ、ＩＩ情μＥの関係が成立する。この関係よシわか
るよｊ１同一の電場の場合、ＩｎＳｂのチャンネル層内
の１１の速度はＧａＡｓのそれと比較して約１０倍速い
。
るよｊ１同一の電場の場合、ＩｎＳｂのチャンネル層内
の１１の速度はＧａＡｓのそれと比較して約１０倍速い
。
したがって、チャンネル層をＩｎＳｂで形成した実施例
のＦＥＴは％ＧａＡｓでチャンネル層を形成した従来に
比較して動作速度が格段に速くなる利点がある。
のＦＥＴは％ＧａＡｓでチャンネル層を形成した従来に
比較して動作速度が格段に速くなる利点がある。
また、実施例のＰＥＴでは、ＩｎＳｂｎＳｂ上にＣｄＴ
ｅ（Ｃ，ｄＴｅ層１３およびＮ ＣｄＴｅ層１４層形４
成してぃす る。ＣｄＴｅはＩｎＳｂと同一結晶構造（閃亜鉛鉱型構
造）で、格子足載の不一致の程度は約帆ｏ３％゛ときわ
めて小さい。したがって、ＩｎＳｂ上に分子線蒸着法（
ＭＢＥ）によってＣｄＴｅを形成すれば界面準位も非常
に少なくなシ、チャンネル層に流れる電流の制御が容易
になる。さらに、実施例では＋＋’ ＣｄＴｅ（Ｎ Ｃ
ｄＴｅ層１４層形４電極を形成している。したがって、
ゲート電極１７はショットキー接合とする必要があるが
、たとえばＩｎＳｂ上に電極を形成する場合に比較して
、そのショットキー接合を容易にかつ良好に得ることが
できる。
ｅ（Ｃ，ｄＴｅ層１３およびＮ ＣｄＴｅ層１４層形４
成してぃす る。ＣｄＴｅはＩｎＳｂと同一結晶構造（閃亜鉛鉱型構
造）で、格子足載の不一致の程度は約帆ｏ３％゛ときわ
めて小さい。したがって、ＩｎＳｂ上に分子線蒸着法（
ＭＢＥ）によってＣｄＴｅを形成すれば界面準位も非常
に少なくなシ、チャンネル層に流れる電流の制御が容易
になる。さらに、実施例では＋＋’ ＣｄＴｅ（Ｎ Ｃ
ｄＴｅ層１４層形４電極を形成している。したがって、
ゲート電極１７はショットキー接合とする必要があるが
、たとえばＩｎＳｂ上に電極を形成する場合に比較して
、そのショットキー接合を容易にかつ良好に得ることが
できる。
以上詳述した・ようにとの発明の電界効果型半導体装置
においては、半導体中で最も高い電子移動度を有するＩ
ｎＳｂによってチャンネル層を形成するようにしたので
、従来に比較して格段に動作速度璽、！嘴＜なシ、たと
えば７７°に程度の低温で高速度幽ツチング動作が可能
となる。そして、高速ス・６１チング動作をするため、
スイッチング速度の速い電子計算機の演算向路を構成す
ることが可能となる。また、この発明の電界効果型半導
体装置においては、ＩｎＳｂとＣｄＴｅの異種接合とし
たから。
においては、半導体中で最も高い電子移動度を有するＩ
ｎＳｂによってチャンネル層を形成するようにしたので
、従来に比較して格段に動作速度璽、！嘴＜なシ、たと
えば７７°に程度の低温で高速度幽ツチング動作が可能
となる。そして、高速ス・６１チング動作をするため、
スイッチング速度の速い電子計算機の演算向路を構成す
ることが可能となる。また、この発明の電界効果型半導
体装置においては、ＩｎＳｂとＣｄＴｅの異種接合とし
たから。
チャンネル層に流れる電流の制御が容易となシ。
さらにショットキー接合のダート電極を容易に。
かつ良好に得ることができる。
第１図は従来の電界効果型半導体装置を示す断面図、第
２図はこの発明の電界効果型半導体装置の実施例を示す
断面図、第３図は第２図の装置のエネルギーバンド図で
ある。 １１− ＩｎＳｂ半絶縁基板、 １２− ＩｎＳｂ層、
１３− ＣｄＴｅ層、１４−Ｎ ＣｄＴｅ層、１５−・
・ソース電極、１６・・・ドレイン電極、１７・・・ケ
ゝ−ト電極、２０・・・２次元電子蓄積層。 特許出願人 工業技術院長
２図はこの発明の電界効果型半導体装置の実施例を示す
断面図、第３図は第２図の装置のエネルギーバンド図で
ある。 １１− ＩｎＳｂ半絶縁基板、 １２− ＩｎＳｂ層、
１３− ＣｄＴｅ層、１４−Ｎ ＣｄＴｅ層、１５−・
・ソース電極、１６・・・ドレイン電極、１７・・・ケ
ゝ−ト電極、２０・・・２次元電子蓄積層。 特許出願人 工業技術院長
Claims (1)
- 高濃度に不純物添加されたＮタイプのＣｄＴｅと不純物
無添加のＩｎＳｂの異種接合からなｐ、ＣｄＴｅとの界
面においてＩｎＳｂ円に形成された電子蓄積層をチャン
ネル層とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17389682A JPS5963768A (ja) | 1982-10-05 | 1982-10-05 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17389682A JPS5963768A (ja) | 1982-10-05 | 1982-10-05 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963768A true JPS5963768A (ja) | 1984-04-11 |
Family
ID=15969092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17389682A Pending JPS5963768A (ja) | 1982-10-05 | 1982-10-05 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0266166A2 (en) * | 1986-10-31 | 1988-05-04 | Fujitsu Limited | High electron mobility transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740981A (en) * | 1980-08-25 | 1982-03-06 | Nippon Telegr & Teleph Corp <Ntt> | Ultra-high speed semiconductor device |
-
1982
- 1982-10-05 JP JP17389682A patent/JPS5963768A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740981A (en) * | 1980-08-25 | 1982-03-06 | Nippon Telegr & Teleph Corp <Ntt> | Ultra-high speed semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0266166A2 (en) * | 1986-10-31 | 1988-05-04 | Fujitsu Limited | High electron mobility transistor |
| US4958203A (en) * | 1986-10-31 | 1990-09-18 | Fujitsu Limited | High electron mobility transistor |
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