JPS61156773A - ヘテロ接合半導体デバイス - Google Patents
ヘテロ接合半導体デバイスInfo
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- JPS61156773A JPS61156773A JP28089184A JP28089184A JPS61156773A JP S61156773 A JPS61156773 A JP S61156773A JP 28089184 A JP28089184 A JP 28089184A JP 28089184 A JP28089184 A JP 28089184A JP S61156773 A JPS61156773 A JP S61156773A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はへテロ接合半導体デバイスに関し、特にＩ ｎ
Ｐ／Ａｊｌ！ＧａＡｓ Ｓｂ系のへテロ接合を用いた
半導体デバイスに関する。
Ｐ／Ａｊｌ！ＧａＡｓ Ｓｂ系のへテロ接合を用いた
半導体デバイスに関する。
（従来の技術とその問題点）
２つの異種半導体の接合（ヘテロ接合）は、導電帯の底
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したりキャリアを閉じ込める作用があり、高速
デバイスや半導体レーザ等に利用されている。ヘテロ接
合の特性は接合する２種の半導体のエネルギ・バンド構
造（エネルギ・バンド・ギャップ、電子親和度）により
著しく異なる。
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したりキャリアを閉じ込める作用があり、高速
デバイスや半導体レーザ等に利用されている。ヘテロ接
合の特性は接合する２種の半導体のエネルギ・バンド構
造（エネルギ・バンド・ギャップ、電子親和度）により
著しく異なる。
従来高速デバイスに用いられてきた代表的なヘテロ接合
はＧａＡｓ／ｕＧａＡｓ系であり、ＧａＡｓ ＭＥＳＦ
ＥＴ以上の高速動作を与えるが、動作層のＧａＡｓ内で
キャリアがＦ谷（主バンド）からし谷（サブバンド）へ
遷移しやすいため約３ ｋＶ／ａｎ以上の電界で負性徴
分移動度を伴う谷間散乱が起こり、パリスティックデバ
イスや高移動度能動デバイスを実現する上で問題があっ
た。
はＧａＡｓ／ｕＧａＡｓ系であり、ＧａＡｓ ＭＥＳＦ
ＥＴ以上の高速動作を与えるが、動作層のＧａＡｓ内で
キャリアがＦ谷（主バンド）からし谷（サブバンド）へ
遷移しやすいため約３ ｋＶ／ａｎ以上の電界で負性徴
分移動度を伴う谷間散乱が起こり、パリスティックデバ
イスや高移動度能動デバイスを実現する上で問題があっ
た。
（発明が解決しようとする問題点）
したがって本発明の目的はＧａＡｓ／ＡｌＧａＡｓ系お
上びＩ ｎＧａＡｓ系へテロ接合デバイスの問題点を解
決した高速デバイスを提供することにあり、この目的は
本発明においてＩｎＰとＭｘＧａ□−ｘＡｓｙＳｂｌ−
、（、＝０．０４４ｘ＋０．５２） とのへテロ接合
を用いた半導体デバイスによって解決される。
上びＩ ｎＧａＡｓ系へテロ接合デバイスの問題点を解
決した高速デバイスを提供することにあり、この目的は
本発明においてＩｎＰとＭｘＧａ□−ｘＡｓｙＳｂｌ−
、（、＝０．０４４ｘ＋０．５２） とのへテロ接合
を用いた半導体デバイスによって解決される。
（問題点を解決するための手段）
本発明はＧａＡｓの代わり、にＩｎＰを用いる。第２図
に示すように、ＧａＡｓとＩｎＰのエネルギバンド構造
は類似するが、ＩｎＰのΔＥｒＬは０．５８ｅＶとＧａ
Ａｓのそれの０．ａｌｅｙに比べてかなり大きい。この
ことから、負性抵抗が現われるＩｎＰのしきい電界はＧ
ａＡｓに比べて約３倍大きい。また、第３図に示すよう
に、電子の速度の電界強度依存性はＩｎＰの方がＧａＡ
ｓに比べてそのピーク電子速度は大きいことがわかる。
に示すように、ＧａＡｓとＩｎＰのエネルギバンド構造
は類似するが、ＩｎＰのΔＥｒＬは０．５８ｅＶとＧａ
Ａｓのそれの０．ａｌｅｙに比べてかなり大きい。この
ことから、負性抵抗が現われるＩｎＰのしきい電界はＧ
ａＡｓに比べて約３倍大きい。また、第３図に示すよう
に、電子の速度の電界強度依存性はＩｎＰの方がＧａＡ
ｓに比べてそのピーク電子速度は大きいことがわかる。
さてＩｎＰを動作層、すなわち実際にキャリアが走行す
る層として用いるためには、ＩｎＰと接合する他方の半
導体が電子親和度はＩｎＰより小さいが禁制帯幅はＩｎ
Ｐより大きくかつＩｎＰに格子整合したものでなければ
ならない。
る層として用いるためには、ＩｎＰと接合する他方の半
導体が電子親和度はＩｎＰより小さいが禁制帯幅はＩｎ
Ｐより大きくかつＩｎＰに格子整合したものでなければ
ならない。
本発明による４元混晶Ａｌ、Ｇａｐ−ｘＡｓｙＳｂ１−
ｙ ５ｂ１−、（ｙ＝０．０４４ｘ＋０．５２）はこれ
らの条件を満足した材料である。
ｙ ５ｂ１−、（ｙ＝０．０４４ｘ＋０．５２）はこれ
らの条件を満足した材料である。
（実施例）
以下添付図面を参照して本発明の具体的な実施列を述べ
る。
る。
第１図には本発明による変調ドーピングショットキゲー
ト電界効果トランジスタ（ＭＥＳＦＥＴ） の実施例
の断面構造を示す。第１図において、半絶縁性１ｎＰ基
板１１上に、アンドープＩｎＰＪ１１２．０〜２００人
のアンドープＡｉｘＧａ１−．ＡｓｙＳｂｔ−、（ｙ
−０，０４４ｘ ＋０．５２ ） （Ｘ中０．４８ ）
層１３、Ｓｉ ドープによる厚さ５００〜１０００人
の１×ｌＯキ／ａｎのｎ型Ａ１１ｘ Ｇａｐ−ｘＡｓｙ
ｓｂ、−、（ｙ ＝０．０４４ ｘ 十０．５２ ）
層１４を例えば分子線エピタキシャル法により順次成長
させ、このｎ＋型１ｋＪｘＧａ ｔ−ｘ Ａｓｙ ５ｂ
１−、層１４上にＡｎ のショットキゲート電極１５
とゲート電極１５の両側にＡｕＧｅＮｉのオーミック電
極１６．１７とを設けた構造である。第４図に示す上う
に、ＩｎＰとＡｌｘＧａ１−ｘＡ５ｙＳｂ、−、（ｙ＝
０．０４４ｘ＋０．５２ ） との導電帯の底の不連
続性のためにヘテロ界面のＩｎＰ側に電子の蓄積が起こ
る。すなわち、ＩｎＰの電子親和度が大きいためｎ＋型
Ａｌｌ、 Ｇａ１−ｘＡｓｙＳｂ１−ｙ ｓｂ、−、（
ｙ−０，０４４ｘ＋ ０．５２）層内のドナーにより供
給された電子がＩｎＰ側に引きつけられて電子蓄積層が
形成される。
ト電界効果トランジスタ（ＭＥＳＦＥＴ） の実施例
の断面構造を示す。第１図において、半絶縁性１ｎＰ基
板１１上に、アンドープＩｎＰＪ１１２．０〜２００人
のアンドープＡｉｘＧａ１−．ＡｓｙＳｂｔ−、（ｙ
−０，０４４ｘ ＋０．５２ ） （Ｘ中０．４８ ）
層１３、Ｓｉ ドープによる厚さ５００〜１０００人
の１×ｌＯキ／ａｎのｎ型Ａ１１ｘ Ｇａｐ−ｘＡｓｙ
ｓｂ、−、（ｙ ＝０．０４４ ｘ 十０．５２ ）
層１４を例えば分子線エピタキシャル法により順次成長
させ、このｎ＋型１ｋＪｘＧａ ｔ−ｘ Ａｓｙ ５ｂ
１−、層１４上にＡｎ のショットキゲート電極１５
とゲート電極１５の両側にＡｕＧｅＮｉのオーミック電
極１６．１７とを設けた構造である。第４図に示す上う
に、ＩｎＰとＡｌｘＧａ１−ｘＡ５ｙＳｂ、−、（ｙ＝
０．０４４ｘ＋０．５２ ） との導電帯の底の不連
続性のためにヘテロ界面のＩｎＰ側に電子の蓄積が起こ
る。すなわち、ＩｎＰの電子親和度が大きいためｎ＋型
Ａｌｌ、 Ｇａ１−ｘＡｓｙＳｂ１−ｙ ｓｂ、−、（
ｙ−０，０４４ｘ＋ ０．５２）層内のドナーにより供
給された電子がＩｎＰ側に引きつけられて電子蓄積層が
形成される。
この電子蓄積層がソースドレイン間の電気伝導に寄与す
るわけであるが、ＩｎＰ層には不純物をドープしていな
いためにイオン化不純物散乱が少な（なり、特にイオン
化不純物散乱が支配的になる低温でこの効果は大きく高
電子移動度が得られる。
るわけであるが、ＩｎＰ層には不純物をドープしていな
いためにイオン化不純物散乱が少な（なり、特にイオン
化不純物散乱が支配的になる低温でこの効果は大きく高
電子移動度が得られる。
これと同様の原理、即ちキャリヤが発生するドープ領域
と実際にキャリヤが動き回るアンドープ領域とを空間的
に分離したＦＥＴとしては、従来ＧａＡｓ／ＡｌＧａＡ
ｓヘテロ接合を用いたものが知られている。しかしアン
ドープＧａＡｓ動作層においてキャリヤが有効質量の小
さいｒ谷から有効質量の大きいし谷へ遷移してしまうた
め負性微分移動度が現われる。また■ｎａｕ Ａｌａ＋
６ Ａｓ／ Ｉｎａｓ３ Ｇ ａ１１４７Ａｓ ヘテロ
界面を用いたＦＥＴが最近提案されているが、Ｉ ｎＧ
ａＡｓにおいてもＧａＡｓと同様に負性抵抗の現われる
しきい電界が３〜４ ｋＶ／ａｎと低く、低電界移動度
の特徴が高電界で有効に利用され得ない。またＩｎａＨ
ＧａｌＬ４ｙＡｓ混晶中での合金散乱の影響もデバイス
応用上問題がある。本発明によるＦＥＴでは動作層にＩ
ｎＰを用いているために合金散乱の問題はなく、また前
述のように１ｎＰはＧａＡｓ に比べてしきい電界が
高くかつピーク電子速度が大きいため印加電圧が高くと
れ高出力および高速動作が可能である。
と実際にキャリヤが動き回るアンドープ領域とを空間的
に分離したＦＥＴとしては、従来ＧａＡｓ／ＡｌＧａＡ
ｓヘテロ接合を用いたものが知られている。しかしアン
ドープＧａＡｓ動作層においてキャリヤが有効質量の小
さいｒ谷から有効質量の大きいし谷へ遷移してしまうた
め負性微分移動度が現われる。また■ｎａｕ Ａｌａ＋
６ Ａｓ／ Ｉｎａｓ３ Ｇ ａ１１４７Ａｓ ヘテロ
界面を用いたＦＥＴが最近提案されているが、Ｉ ｎＧ
ａＡｓにおいてもＧａＡｓと同様に負性抵抗の現われる
しきい電界が３〜４ ｋＶ／ａｎと低く、低電界移動度
の特徴が高電界で有効に利用され得ない。またＩｎａＨ
ＧａｌＬ４ｙＡｓ混晶中での合金散乱の影響もデバイス
応用上問題がある。本発明によるＦＥＴでは動作層にＩ
ｎＰを用いているために合金散乱の問題はなく、また前
述のように１ｎＰはＧａＡｓ に比べてしきい電界が
高くかつピーク電子速度が大きいため印加電圧が高くと
れ高出力および高速動作が可能である。
第５図には本発明による実空間遷移型半導体素子の実施
例の断面構造を示す。第５図において、半絶縁性１ｎＰ
基板２１上に／Ｊ、Ｇａ１−ｘＡｓｙＳｂ１−ｙＳｂｌ
−ｙ （ｙ＝０．０４４ｘ＋０．５２）層２２とＩｎＰ
層２３とを交互に積層成長させる。この実施例ではダブ
ルへテロ接合を繰り返した多重積層構造であるが、単一
へテロ接合−の単一積層構造でもよい。２４．２５はへ
テロ界面に略垂直に設けられたオーミック電極である。
例の断面構造を示す。第５図において、半絶縁性１ｎＰ
基板２１上に／Ｊ、Ｇａ１−ｘＡｓｙＳｂ１−ｙＳｂｌ
−ｙ （ｙ＝０．０４４ｘ＋０．５２）層２２とＩｎＰ
層２３とを交互に積層成長させる。この実施例ではダブ
ルへテロ接合を繰り返した多重積層構造であるが、単一
へテロ接合−の単一積層構造でもよい。２４．２５はへ
テロ界面に略垂直に設けられたオーミック電極である。
前述と同様に各ヘテロ界面のＩｎＰ側に電子蓄積層が形
成される。オーミック電極２４．２５間に電界を印加す
ると、ＩｎＰ中の電子は加速されてホットエレクトロン
となるが、ＩｎＰ中の上の谷（Ｌ谷）に遷移する前にＭ
ｘ Ｇａ１−ｘ Ａｓｙ ５ｂ１−、層中に散乱される
。ＡＡ’ｘ Ｇａ ｌ−ｘ Ａｓｙ ５ｂ１−ｙ中では
電子の移動度はＩｎＰ中よりも小さいために負性微分抵
抗が生じる。電子の遷移時間は横方向の長さで決まるた
め、ガンダイオードより高周波での動作が期待できる。
成される。オーミック電極２４．２５間に電界を印加す
ると、ＩｎＰ中の電子は加速されてホットエレクトロン
となるが、ＩｎＰ中の上の谷（Ｌ谷）に遷移する前にＭ
ｘ Ｇａ１−ｘ Ａｓｙ ５ｂ１−、層中に散乱される
。ＡＡ’ｘ Ｇａ ｌ−ｘ Ａｓｙ ５ｂ１−ｙ中では
電子の移動度はＩｎＰ中よりも小さいために負性微分抵
抗が生じる。電子の遷移時間は横方向の長さで決まるた
め、ガンダイオードより高周波での動作が期待できる。
従来この型の半導体素子として、ＧａＡｓ−Ａ４ＧａＡ
ｓヘテロ界面を用いたものが知られている。ところがＧ
ａＡｓではＦ谷とＬ谷間のエネルギ差ΔＥｒＬが０．３
１ｅＶと比較的小さいため、ホットエレクトロン がＡ
ｎｘＧａｐ−ｘＡｓ中に散乱する前にＬ谷に遷移しやす
い。
ｓヘテロ界面を用いたものが知られている。ところがＧ
ａＡｓではＦ谷とＬ谷間のエネルギ差ΔＥｒＬが０．３
１ｅＶと比較的小さいため、ホットエレクトロン がＡ
ｎｘＧａｐ−ｘＡｓ中に散乱する前にＬ谷に遷移しやす
い。
したがって、負性微分抵抗は得られてもそれはガン効果
によるものであり、純粋な実空間遷移による負性微分抵
抗という現象は実現し難かった。これに比べ本発明によ
るＩ ｎ Ｐ／ＡｌｘＧａ ｔ−ｘＡｓｙ Ｓｂ Ｉ−
ｙ （、＝０．０４４ｘ＋０．５２）へテロ接合を用い
たものではＩｎＰのΔＥｒＬが０．５３ｅＶと大きいた
め、ＩｎＰ中のホットエレクトロンが％ｘＧａｌ−ｘＡ
ｓｙ Ｓｂ ｌ−ｙ に散乱する前にＬ谷へ遷移する
という現象が起こりにくく、高電界で純粋な実空間遷移
による負性微分抵抗が得られる。なお変調ドーピング法
によりアンドープＩｎＰ層２３とｎ＋型％、Ｇａ１−ｘ
ＡｓｙＳｂ１−’ｙＳｂ＋−、（ｙ−α０４４ｘ＋（）
、５２）層２２とに形成してＩｎＰ中の電子移動度を高
めてもよい。
によるものであり、純粋な実空間遷移による負性微分抵
抗という現象は実現し難かった。これに比べ本発明によ
るＩ ｎ Ｐ／ＡｌｘＧａ ｔ−ｘＡｓｙ Ｓｂ Ｉ−
ｙ （、＝０．０４４ｘ＋０．５２）へテロ接合を用い
たものではＩｎＰのΔＥｒＬが０．５３ｅＶと大きいた
め、ＩｎＰ中のホットエレクトロンが％ｘＧａｌ−ｘＡ
ｓｙ Ｓｂ ｌ−ｙ に散乱する前にＬ谷へ遷移する
という現象が起こりにくく、高電界で純粋な実空間遷移
による負性微分抵抗が得られる。なお変調ドーピング法
によりアンドープＩｎＰ層２３とｎ＋型％、Ｇａ１−ｘ
ＡｓｙＳｂ１−’ｙＳｂ＋−、（ｙ−α０４４ｘ＋（）
、５２）層２２とに形成してＩｎＰ中の電子移動度を高
めてもよい。
第６図には本発明によるバイポーラへ゛テロ接合トラン
ジスタの実施例を示すす第６図に上・いて、ｎ＋型Ｉｎ
Ｐ基板（ｎ＝２ｘ １０１８＋／ｃｍ３）３１上に０．
５７ｚｍ厚のｎ−型１ｎＰ コレクタ層（Ｉ Ｘ １
０ ” ＋／ａｎ’） ３’２゜５００人厚０ｐ＋型（
１ｘ １０ ” ｌ／ａｎ３）１ ｎＰベース層３３．
０．２μｍ厚のｎ型（２Ｘ Ｉ Ｏ” ｔ／ａｎ”）’
Ａｇ、Ｇａｌ−３Ａｓｙ ５ｂ１−。
ジスタの実施例を示すす第６図に上・いて、ｎ＋型Ｉｎ
Ｐ基板（ｎ＝２ｘ １０１８＋／ｃｍ３）３１上に０．
５７ｚｍ厚のｎ−型１ｎＰ コレクタ層（Ｉ Ｘ １
０ ” ＋／ａｎ’） ３’２゜５００人厚０ｐ＋型（
１ｘ １０ ” ｌ／ａｎ３）１ ｎＰベース層３３．
０．２μｍ厚のｎ型（２Ｘ Ｉ Ｏ” ｔ／ａｎ”）’
Ａｇ、Ｇａｌ−３Ａｓｙ ５ｂ１−。
（ｙ≠０．０４４ｘ＋０．５２） エミッタ層３４．
０．２μｍ厚のｎ＋型（ｌ ｘ ｌ ０１９１／ａｎ”
） Ｉ ｎＰキャップ層３５を備えた構造である。この
構造のトランジスタは、ベース、コレクタの動作層で大
きな電流密度が得られ、ｇｍが大きいこと、ファンアウ
ト依存性が小さいこと、動作振幅が小さいことなどの利
点がある。またベース層の厚さをサブ・ミクロンまで縮
小できるとバリスティック動作又は電子速度のオーバー
シュート効果が可能である。
０．２μｍ厚のｎ＋型（ｌ ｘ ｌ ０１９１／ａｎ”
） Ｉ ｎＰキャップ層３５を備えた構造である。この
構造のトランジスタは、ベース、コレクタの動作層で大
きな電流密度が得られ、ｇｍが大きいこと、ファンアウ
ト依存性が小さいこと、動作振幅が小さいことなどの利
点がある。またベース層の厚さをサブ・ミクロンまで縮
小できるとバリスティック動作又は電子速度のオーバー
シュート効果が可能である。
従来知られているＧａＡｓ／Ａ７ｘＧａ１−ｘＡｓ系の
バイポーラ・ヘテロ接合トランジスタではベース層にＧ
ａＡｓを用いているため前述したようにＦ谷とＬ谷間の
エネルギー差ΔＥｒＬが比較的小さく、帯間フォノン散
乱が生起しやすい。これに比べ本発明によるトランジス
タではＩｎＰを動作層として用いておりΔＥｒＬが大き
いので、ベース領域で帯間フォノン散乱されずにパリス
ティック動作または電子速度のオーバーシュート動作が
起こりやすい。このため超高速のトランジスタが実現で
きる。
バイポーラ・ヘテロ接合トランジスタではベース層にＧ
ａＡｓを用いているため前述したようにＦ谷とＬ谷間の
エネルギー差ΔＥｒＬが比較的小さく、帯間フォノン散
乱が生起しやすい。これに比べ本発明によるトランジス
タではＩｎＰを動作層として用いておりΔＥｒＬが大き
いので、ベース領域で帯間フォノン散乱されずにパリス
ティック動作または電子速度のオーバーシュート動作が
起こりやすい。このため超高速のトランジスタが実現で
きる。
（発明の効果）
以上のように、本発明によるＩ ｎ Ｐ／４ Ｇａ １
−ｘＡｓｙＳｂ１−ｙＳｂｔ−ｙ（ｙ＝０．０４４ｘ＋
０．５２）へテロ接合を用いた種々のデバイスは、従来
のデバイスに比べて動作速度が高いため、現在ＦＥＴ、
ＩＣ、ガンダイオード等が用いられているあらゆる分野
に用いることができ、その産業上の利用価値は極めて大
きく特に高速処理が必要な分野、例えば計算機のＣＰＵ
、メモリ、画像処理等での利用が期待できる。またＩｎ
Ｐを用いるとしきい電界が高いことから動作電圧を高く
とれ、高出力マイクロデバイスとしても本発明のへテロ
接合は応用可能である。 −
−ｘＡｓｙＳｂ１−ｙＳｂｔ−ｙ（ｙ＝０．０４４ｘ＋
０．５２）へテロ接合を用いた種々のデバイスは、従来
のデバイスに比べて動作速度が高いため、現在ＦＥＴ、
ＩＣ、ガンダイオード等が用いられているあらゆる分野
に用いることができ、その産業上の利用価値は極めて大
きく特に高速処理が必要な分野、例えば計算機のＣＰＵ
、メモリ、画像処理等での利用が期待できる。またＩｎ
Ｐを用いるとしきい電界が高いことから動作電圧を高く
とれ、高出力マイクロデバイスとしても本発明のへテロ
接合は応用可能である。 −
第１図は、本発明によるＩ ｎ Ｐ／ＡＪｌ？ｘ Ｇａ
、−ｘＡｓｙＳｂ１−ｙ ５ｂ１−。 （Ｙ＝０．０４４ｘ＋０．５２ ） の界面を用いた
変調ドープ電界効果トランジスタの断面図である。 第２図（ａ）、（ｂ）はそれぞれＧａＡｓ、ＩｎＰのエ
ネルギバンド構造図である。 第３図は、ＧａＡｓ、 ＩｎＰの電子速度の電界強度依
存性を示す図である。 第４図は、Ｉ ｎＰ／ＡＪ７．Ｇａｔ−ｘＡｓｙＳｂ１
−ｙＳｂｌ−、（ｙ＝０．０４４ｘ＋０．５２）へテロ
界面でのエネルギバンド図である。 第５図は、本発明によるＩｎＰ／ＡＡ’、Ｇａ１−ｘＡ
ｓｙＳｂ１−ｙＳｂｌ−。 （Ｙ−０，０４４ｘ＋０．５２）へテロ界面を用いた実
空間遷移型半導体素子の断面構造図である。 第６図は、ベース層にＩｎＰ、工虞ツタ層に＃、Ｇａ＋
−ｘＡｓｙＳｂ１−ｙＳｂ＋−ｙ（Ｙ ＝ ０．０４４
ｘ＋０．５２ ）を用いた本発明によるバイポーラ・ヘ
テロ接合トランジスタの断面構造図である。 １１は、半絶縁性１ｎＰ基板 １２は、アンドープＩｎＰ層 １３は、５０人〜１００人のアンドープＡｌｘＧａ３−
ｘＡｓｙＳｂ１−、 （ｙ＝０．０４４ｘ＋０．５２
）層１４は、５００人〜１０００人のＳｉ ドープ（、
Ｘ１ｏ１８ ｔ／ａｎ’） ｎ＋型１’ｄｌＸ Ｇａ
１−８ＡｓｙＳｂｔ−、（ｙ ＝０．０４４ｘ＋０．５
２）層 １５は、Ａｌのゲート電極 １６．１７は、ＡｕＧｅＮｉオーミック電極２１は、半
絶縁性ＩｎＰ基板 ２２は、Ａｌｌ、Ｇａ１−ｘＡｓｙＳｂ１−ｙＳｂｌ−
ｙ （ｙ ＝０．０４４ ｘ ＋０．５２ ）層２８は
、ＩｎＰ層 ２４．２５は、オーミック電極 ３１は、ｎ＋型１ｎＰ基板（ｎ＝２ｘ１０１ａｔ／ａｎ
”）３２は、０．５μｍ厚ｎ−型ＩｎＰコレクタ層（Ｉ
Ｘ Ｉ Ｑ” Ｉ／ａｎ” ） ３３は、５００人厚０”型ＩｎＰベース層（Ｉ Ｘ １
０” ｌ／ａｎ” ） ３４は、０．２ μｍ厚のｎ型／ＶｘＧａｔ−ｘＡｓｙ
Ｓｂ１−ｙＳｂｔ−、（ｙ−０，０４４ｘ＋０．５２）
−Ｃミッタ層（２ｘ １０’ ｔ／ｃｍ３）３５は、０
．２μｍ厚のｎ＋型１ｎＰキャップ層（１ｘ １０”
ｘ／ａｎ３）代理人弁理士 上 代 哲 司きτ ど第
１ 図 第２図 （ａ） （ｂ） ［＋１１）、−−［１００１［＋１１１− −１＋０
０１ｆ動ｆｋ 第 ３ 図 第 ４ 因
、−ｘＡｓｙＳｂ１−ｙ ５ｂ１−。 （Ｙ＝０．０４４ｘ＋０．５２ ） の界面を用いた
変調ドープ電界効果トランジスタの断面図である。 第２図（ａ）、（ｂ）はそれぞれＧａＡｓ、ＩｎＰのエ
ネルギバンド構造図である。 第３図は、ＧａＡｓ、 ＩｎＰの電子速度の電界強度依
存性を示す図である。 第４図は、Ｉ ｎＰ／ＡＪ７．Ｇａｔ−ｘＡｓｙＳｂ１
−ｙＳｂｌ−、（ｙ＝０．０４４ｘ＋０．５２）へテロ
界面でのエネルギバンド図である。 第５図は、本発明によるＩｎＰ／ＡＡ’、Ｇａ１−ｘＡ
ｓｙＳｂ１−ｙＳｂｌ−。 （Ｙ−０，０４４ｘ＋０．５２）へテロ界面を用いた実
空間遷移型半導体素子の断面構造図である。 第６図は、ベース層にＩｎＰ、工虞ツタ層に＃、Ｇａ＋
−ｘＡｓｙＳｂ１−ｙＳｂ＋−ｙ（Ｙ ＝ ０．０４４
ｘ＋０．５２ ）を用いた本発明によるバイポーラ・ヘ
テロ接合トランジスタの断面構造図である。 １１は、半絶縁性１ｎＰ基板 １２は、アンドープＩｎＰ層 １３は、５０人〜１００人のアンドープＡｌｘＧａ３−
ｘＡｓｙＳｂ１−、 （ｙ＝０．０４４ｘ＋０．５２
）層１４は、５００人〜１０００人のＳｉ ドープ（、
Ｘ１ｏ１８ ｔ／ａｎ’） ｎ＋型１’ｄｌＸ Ｇａ
１−８ＡｓｙＳｂｔ−、（ｙ ＝０．０４４ｘ＋０．５
２）層 １５は、Ａｌのゲート電極 １６．１７は、ＡｕＧｅＮｉオーミック電極２１は、半
絶縁性ＩｎＰ基板 ２２は、Ａｌｌ、Ｇａ１−ｘＡｓｙＳｂ１−ｙＳｂｌ−
ｙ （ｙ ＝０．０４４ ｘ ＋０．５２ ）層２８は
、ＩｎＰ層 ２４．２５は、オーミック電極 ３１は、ｎ＋型１ｎＰ基板（ｎ＝２ｘ１０１ａｔ／ａｎ
”）３２は、０．５μｍ厚ｎ−型ＩｎＰコレクタ層（Ｉ
Ｘ Ｉ Ｑ” Ｉ／ａｎ” ） ３３は、５００人厚０”型ＩｎＰベース層（Ｉ Ｘ １
０” ｌ／ａｎ” ） ３４は、０．２ μｍ厚のｎ型／ＶｘＧａｔ−ｘＡｓｙ
Ｓｂ１−ｙＳｂｔ−、（ｙ−０，０４４ｘ＋０．５２）
−Ｃミッタ層（２ｘ １０’ ｔ／ｃｍ３）３５は、０
．２μｍ厚のｎ＋型１ｎＰキャップ層（１ｘ １０”
ｘ／ａｎ３）代理人弁理士 上 代 哲 司きτ ど第
１ 図 第２図 （ａ） （ｂ） ［＋１１）、−−［１００１［＋１１１− −１＋０
０１ｆ動ｆｋ 第 ３ 図 第 ４ 因
Claims (1)
- 【特許請求の範囲】 （１）ＩｎＰとＡｌ＿ｘＧａ＿１＿−＿ｘＡｓｙＳｂ＿
１＿−＿ｙ（ｙ＝０．０４４ｘ＋０．５２）とのヘテロ
接合を用いた半導体デバイス。 （２）半絶縁性ＩｎＰ基板上のアンドープＩｎＰ層と、
該ＩｎＰ層上のｎ＾＋型Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ
ｙＳｂ＿１＿−＿ｙ（ｙ＝０．０４４ｘ＋０．５２）層
とを備え、前記ｎ＾＋型Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ
ｙＳｂ＿１＿−＿ｙ層の離隔した２領域にソースおよび
ドレイン用のオーミック電極をそれぞれ設け、これら電
極間にゲート用のショットキ電極を設けた電界効果トラ
ンジスタ。（３）半絶縁性ＩｎＰ基板上にＡｌ＿ｘＧａ
＿１＿−＿ｘＡｓｙＳｂ＿１＿−＿ｙ（ｙ＝０．０４４
ｘ＋０．５２）ＩｎＰとの単一または多重の積層を有し
、該積層の両側面にオーミック電極を設けた半導体素子
。 （４）ｎ＾＋型ＩｎＰ基板上にｎ＾−型ＩｎＰコレクタ
層、ｐ＾＋型ＩｎＰベース層、該ベース層上にｎ型 Ａｌ＿ｘＧａ＿３＿−＿ｘＡｓｙＳｂ＿１＿−＿ｙ（ｙ
＝０．０４４ｘ＋０．５２）エミッタ層を備えたことを
特徴とするバイポーラヘテロ接合トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28089184A JPH0654786B2 (ja) | 1984-12-27 | 1984-12-27 | ヘテロ接合半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28089184A JPH0654786B2 (ja) | 1984-12-27 | 1984-12-27 | ヘテロ接合半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156773A true JPS61156773A (ja) | 1986-07-16 |
| JPH0654786B2 JPH0654786B2 (ja) | 1994-07-20 |
Family
ID=17631379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28089184A Expired - Lifetime JPH0654786B2 (ja) | 1984-12-27 | 1984-12-27 | ヘテロ接合半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654786B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144579A (ja) * | 1986-12-08 | 1988-06-16 | Nec Corp | 電界効果素子 |
| JPS63188973A (ja) * | 1987-01-30 | 1988-08-04 | Nec Corp | 半導体装置 |
| EP0477580A2 (en) * | 1990-08-30 | 1992-04-01 | Sumitomo Electric Industries, Ltd. | Heterostructure semiconductor devices |
| US5148245A (en) * | 1989-07-12 | 1992-09-15 | Fujitsu Limited | Semiconductor device having a selectively doped heterostructure |
| US5326995A (en) * | 1991-07-03 | 1994-07-05 | Fujitsu Limited | Semiconductor device having a heterojunction interface for transporting carriers with improved carrier mobility |
| EP0772243A1 (en) * | 1995-11-06 | 1997-05-07 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device |
| JP2001284682A (ja) * | 2000-03-30 | 2001-10-12 | Sharp Corp | ヘテロ接合バイポーラ型ガン効果四端子素子 |
-
1984
- 1984-12-27 JP JP28089184A patent/JPH0654786B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144579A (ja) * | 1986-12-08 | 1988-06-16 | Nec Corp | 電界効果素子 |
| JPS63188973A (ja) * | 1987-01-30 | 1988-08-04 | Nec Corp | 半導体装置 |
| US5148245A (en) * | 1989-07-12 | 1992-09-15 | Fujitsu Limited | Semiconductor device having a selectively doped heterostructure |
| EP0477580A2 (en) * | 1990-08-30 | 1992-04-01 | Sumitomo Electric Industries, Ltd. | Heterostructure semiconductor devices |
| US5326995A (en) * | 1991-07-03 | 1994-07-05 | Fujitsu Limited | Semiconductor device having a heterojunction interface for transporting carriers with improved carrier mobility |
| EP0772243A1 (en) * | 1995-11-06 | 1997-05-07 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device |
| US5729030A (en) * | 1995-11-06 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2001284682A (ja) * | 2000-03-30 | 2001-10-12 | Sharp Corp | ヘテロ接合バイポーラ型ガン効果四端子素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654786B2 (ja) | 1994-07-20 |
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