KR102156377B1 - 반도체 소자 - Google Patents
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Abstract
실시 예의 반도체 소자는 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 배치되며 제1 질화물 반도체층과 접하여 이종 접합 계면을 형성하는 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 배치되며 AlN층을 포함하는 제3 질화물 반도체층과, 제3 질화물 반도체층 위에 배치되며 서로 이격된 제1 및 제2 게이트 전극과, 제1 게이트 전극과 제3 질화물 반도체층 사이에 배치된 제4 질화물 반도체층과, 제2 게이트 전극과 제3 질화물 반도체층 사이에 배치된 제5 질화물 반도체층과, 제1 게이트 전극으로부터 수평 방향으로 이격되어 배치되며 제2 게이트 전극과 전기적으로 연결된 소스 콘택 및 제2 게이트 전극으로부터 수평 방향으로 이격되어 배치된 드레인 콘택을 포함한다.
Description
실시 예는 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 반도체 소자 분야에 적합한 특성을 갖는다.
반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
일반적으로, GIT(Gate Injection Transistor)와 같은 반도체 소자는 게이트 전극으로부터 채널로 정공(hole)을 주입하는 소자이다. GIT는 통상의 HFET(Heterostructure Field Effect Transistor) 구조의 게이트 전극으로 정공을 주입하기 위한 p형 층을 포함하는 구조를 가질 수 있다. 게이트 전극에서 드레인 콘택을 향한 단부에 전계가 집중되어, 기존의 반도체 소자는 낮은 항복 전압을 갖는 문제점이 있다.
실시 예는 높은 항복 전압을 갖는 반도체 소자를 제공한다.
실시 예의 반도체 소자는, 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 접하여 이종 접합 계면을 형성하는 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 배치되며, AlN을 포함하는 제3 질화물 반도체층; 상기 제3 질화물 반도체층 위에 배치되며 서로 이격된 제1 및 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제4 질화물 반도체층; 상기 제2 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제5 질화물 반도체층; 상기 제1 게이트 전극으로부터 수평 방향으로 이격되어 배치되며, 상기 제2 게이트 전극과 전기적으로 연결된 소스 콘택; 및 상기 제2 게이트 전극으로부터 수평 방향으로 이격되어 배치된 드레인 콘택을 포함할 수 있다.
상기 소스 콘택 및 상기 드레인 콘택은 상기 제3 질화물 반도체층 위에 배치될 수 있다. 또는, 상기 소스 콘택 및 상기 드레인 콘택은 상기 제3 질화물 반도체층을 관통하여 배치될 수 있다. 상기 소스 콘택 및 상기 드레인 콘택은 상기 제2 질화물 반도체층을 관통하여 배치될 수 있다.
상기 제4 및 제5 질화물 반도체층 각각은 p형 GaN, p형 AlGaN 또는 언드프된 InGaN 중 적어도 하나를 포함할 수 있다.
상기 반도체 소자는 기판; 및 상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함하고, 상기 버퍼층은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나를 포함할 수 있다.
상기 제3 질화물 반도체층은 0.5 ㎚ 내지 2 ㎚의 두께를 가질 수 있다.
상기 제4 및 제5 질화물 반도체층은 서로 다른 물질을 포함할 수 있다.
상기 제4 및 제5 질화물 반도체층은 서로 동일한 물질을 포함할 수 있다.
다른 실시 예에 의한 반도체 소자는, 언도프드 GaN층; 상기 언도프드 GaN층 위에 배치되며, 상기 언도프드 GaN층과 접하여 이종 접합 계면을 형성하는 AlGaN층; 상기 AlGaN층 위에 배치되며, AlN을 포함하는 제3 질화물 반도체층; 상기 제3 질화물 반도체층 위에 배치되며 서로 이격된 제1 및 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제1 질화물 반도체층; 상기 제2 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제2 질화물 반도체층; 상기 제1 게이트 전극으로부터 수평 방향으로 이격되어 배치되며, 상기 제2 게이트 전극과 전기적으로 연결된 소스 콘택; 및 상기 제2 게이트 전극으로부터 수평 방향으로 이격되어 배치된 드레인 콘택을 포함할 수 있다.
상기 반도체 소자는 노멀리 온으로 동작할 수 있다.
상기 반도체 소자는 상기 소스 콘택과 상기 제2 게이트 전극을 연결하는 와이어를 더 포함할 수 있다.
상기 제2 게이트 전극과 상기 소스 콘택은 일체로 형성될 수 있다.
실시 예에 따른 반도체 소자는 제1 게이트 전극과 드레인 콘택 사이에 플로팅 게이트인 제2 게이트 전극을 배치하고 제2 게이트 전극을 소스 콘택과 전기적으로 연결함으로써, 임팩트 이온화에 의한 정공을 제2 게이트 전극이 흡수하도록 하여 제1 게이트 전극의 단부에서의 전계를 분산하기 때문에, 개선된 항복 전압 특성을 갖는다.
도 1은 일 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2는 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 3은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 5는 또 다른 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 6a 내지 도 6e는 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 3은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 5는 또 다른 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 6a 내지 도 6e는 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 반도체 소자(100A)의 단면도를 나타낸다. 여기서, x는 반도체 소자(100A)의 위치를 나타내고, E, E1, E2 각각은 전계를 나타낸다.
도 1을 참조하면, 반도체 소자(100A)는 기판(110), 버퍼층(또는, back barrier layer)(120), 제1 질화물 반도체층(130), 제2 질화물 반도체층(140), 제3 질화물 반도체층(150), 제4 및 제5 질화물 반도체층(162, 164), 제1 및 제2 게이트 전극(G1, G2) 및 적어도 하나의 콘택(contact)(S, D)을 포함한다.
기판(110) 위에 버퍼층(120)이 배치된다. 기판(110)은 도전형 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 실리콘 기판, 실리콘 카바이드 기판 또는 GaN 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)의 두께는 100 ㎛ 내지 200 ㎛일 수 있다.
버퍼층(120)은 기판(110)과 제1 질화물 반도체층(130) 사이에 배치된다. 버퍼층(120)은 기판(110) 위에 배치되는 제1 내지 제5 질화물 반도체층(130, 140, 150, 162, 164)과 기판(110) 사이의 격자 정수 차에 따라 발생하는 변형을 완화시키고 기판(110)에 포함된 불순물의 영향을 방지하는 역할을 한다. 이를 위해, 버퍼층(120)은 AlN, GaN, SiC, 또는 AlGaN 중 적어도 하나를 포함할 수도 있고, AlkGa1-kN의 단일층 구조 또는 AlkGa1 - kN/AlN의 이중층 구조로 구현될 수 있다. 여기서, 0 ≤ k ≤ 1 일 수 있다. 예를 들어, 버퍼층(120)은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나를 포함할 수 있다.
만일, 버퍼층(120)이 임계 두께 이상을 가질 경우, 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 이를 위해, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚보다 작은 두께를 가질 수 있다. 경우에 따라 버퍼층(120)은 생략될 수도 있다.
제1 질화물 반도체층(130)은 버퍼층(120) 위에 배치된다. 제2 질화물 반도체층(140)은 제1 질화물 반도체층(130) 위에 배치되며, 제1 질화물 반도체층(130)과 접하여 이종 접합(HeteroJunction) 계면(HJ)을 형성한다. 이와 같이, 제1 및 제2 질화물 반도체층(130, 140)은 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.
격자 정수 차를 갖는 제1 및 제2 질화물 반도체층(130, 140)이 이종 접합 계면(HJ)을 형성할 경우, 자발 분극(spontaneous polarization charge)과 피에조 분극(piezoelectric polarization charge) 같은 양의 분극(positive polarization charge)이 야기되어, 채널층(CH)에 해당하는 2차원 전자 가스(2-DEG:Two Dimensional Electron Gas)층이 이종 접합 계면(HJ)의 아래의 제1 질화물 반도체층(130)의 상부에 형성될 수 있다.
전술한 제1 및 제2 질화물 반도체층(130, 140) 각각은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 140) 각각은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 제1 및 제2 질화물 반도체층(130, 140)이 서로 이종 접합하여 채널층(CH)을 형성할 수 있다면, 실시 예는 제1 및 제2 질화물 반도체층(130, 140)의 물질에 국한되지 않는다.
또한, 일 실시 예에 의하면, 제1 및 제2 질화물 반도체층(130, 140)은 서로 다른 구성 성분을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 GaN을 포함하고, 제2 질화물 반도체층(140)은 AlGaN을 포함할 수 있다. 여기서, 제1 질화물 반도체층(130)에 포함된 GaN은 언도프(undoped)될 수 있다. 여기서, 언도프드란, 불순물을 의도적으로 주입하지 않은 것을 의미한다.
또는, 다른 실시 예에 의하면, 제1 및 제2 질화물 반도체층(130, 140)은 서로 동일한 구성 성분을 포함하되, 제1 및 제2 질화물 반도체층(130, 140)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 140) 각각은 AlXGa1 - XN(0 ≤ x ≤ 1)을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(130)에 포함된 AlGaN의 알루미늄의 함량(X1)은 제2 질화물 반도체층(140)에 포함된 AlGaN의 알루미늄의 함량(X2)보다 클 수 있다. 예를 들어, X1은 0.25이고, X2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.
한편, 제3 질화물 반도체층(150)은 제2 질화물 반도체층(140) 위에 배치되며, AlN 또는 AlGaN 중 적어도 하나를 포함할 수 있다. 제3 질화물 반도체층(150)은 0.5 ㎚ 내지 2 ㎚ 예를 들어 1 ㎚의 제1 두께(t1)를 가질 수 있으나 실시 예는 이에 국한되지 않는다.
제1 및 제2 게이트 전극(G1, G2)은 제3 질화물 반도체층(150) 위에 서로 이격되어 배치된다. 제1 게이트 전극(G1)은 소스 콘택(S)과 제2 게이트 전극(G2) 사이에 배치되고, 제2 게이트 전극(G2)은 제1 게이트 전극(G1)과 드레인 콘택(D) 사이에 배치된다.
제1 및 제2 게이트 전극(G1, G2) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 제1 및 제2 게이트 전극(G1, G2) 각각은 Ti(Titanium), Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 제1 및 제2 게이트 전극(G1, G2) 각각은 Ni/Au의 다층 구조 또는 Pt의 단층 구조를 가질 수 있다.
제4 질화물 반도체층(162)은 제1 게이트 전극(G1)과 제3 질화물 반도체층(150) 사이에 배치되고, 제5 질화물 반도체층(164)은 제2 게이트 전극(G2)과 제3 질화물 반도체층(150) 사이에 배치된다. 실시 예에 의한 반도체 소자(100A)는 제1 게이트 전극(G1)과 제2 질화물 반도체층(140) 사이에 제4 질화물 반도체층(162)이 배치되므로, 일종의 GIT(Gate Injection Transistor)에 해당한다. 제2 게이트 전극(G2)은 일종의 플로팅(floating) 게이트에 해당한다.
제4 및 제5 질화물 반도체층(162, 164)은 서로 다른 물질을 포함할 수도 있고, 서로 동일한 물질을 포함할 수도 있다. 제4 및 제5 질화물 반도체층(162, 164) 각각은 예를 들어, p형 GaN, p형 AlGaN 또는 언드프된 InGaN 중 적어도 하나를 포함할 수 있지만, 실시 예는 제4 및 제5 질화물 반도체층(162, 164)의 물질이나 도전형에 국한되지 않는다.
적어도 하나의 콘택(S, D)은 드레인 콘택(D) 및 소스 콘택(S)을 포함한다. 소스 콘택(S)은 제1 게이트 전극(G1)으로부터 수평 방향인 X축 방향으로 이격되어 배치되고, 드레인 콘택(D)은 제2 게이트 전극(G2)으로부터 수평 방향인 X축 방향으로 이격되어 배치된다.
도 1에 예시된 드레인 콘택(D) 및 소스 콘택(S) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 제1 게이트 전극(G1)의 물질과 동일한 물질을 포함할 수도 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 오믹 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조를 가질 수 있다.
도 1의 경우, 제3 질화물 반도체층(150)은 제4 질화물 반도체층(162)과 제2 질화물 반도체층(140) 사이에 배치되고, 제5 질화물 반도체층(164)과 제2 질화물 반도체층(140) 사이에 배치된다.
도 1에 예시된 일 실시 예에 의하면, 드레인 콘택(D)은 제2 게이트 전극(G2)의 일측으로부터 이격되고 제3 질화물 반도체층(150)을 관통하여 배치된다. 소스 콘택(S)은 제1 게이트 전극(G1)의 타측으로부터 이격되고 제3 질화물 반도체층(150)을 관통하여 배치된다. 이때, 도 1에 예시된 바와 같이, 드레인 콘택(D)과 소스 콘택(S) 각각은 제3 질화물 반도체층(150)뿐만 아니라 제2 질화물 반도체층(140)을 관통하여 채널(CH)에 접하도록 배치될 수 있다.
이와 같이, 드레인 콘택(D)과 소스 콘택(S)이 제3 질화물 반도체층(150)을 관통하여 배치될 경우, 드레인 및 소스 콘택(D, S)의 오믹 특성이 개선될 수 있다.
도 2는 다른 실시 예에 의한 반도체 소자(100B)의 단면도를 나타낸다.
도 2에 예시된 다른 실시 예에 의하면, 드레인 콘택(D)은 제2 게이트 전극(G2)의 일측(x = x2)으로부터 이격되어 제3 질화물 반도체층(150) 위에 배치된다. 소스 콘택(D)은 제1 게이트 전극(G1)의 타측으로부터 이격되어 제3 질화물 반도체층(150) 위에 배치된다.
즉, 도 1에 예시된 바와 달리, 도 2에 예시된 드레인 콘택(D) 및 소스 콘택(S) 각각은 제3 질화물 반도체층(150)과 제2 질화물 반도체층(140)을 관통하지 않고 제3 질화물 반도체층(150) 위에 배치될 수 있다.
이를 제외하면, 도 2에 예시된 반도체 소자(100B)는 도 1에 예시된 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
도 3은 또 다른 실시 예에 의한 반도체 소자(100C)의 단면도를 나타낸다.
도 3에 예시된 반도체 소자(100C)는 InGaN층(170)을 더 포함한다. InGaN층(170)은 제2 질화물 반도체층(140)과 제3 질화물 반도체층(150) 사이에 배치된다. 만일, InGaN층(170)의 제2 두께(t2)가 5 ㎚보다 적을 경우, 문턱 전압(Vth)의 증가가 미미할 수 있다. 또는, InGaN층(170)의 제2 두께(t2)가 20 ㎚보다 클 경우 이종 접합 계면(HJ)에서 2-DEG의 형성이 어려울 수 있다. 따라서, InGaN층(170)의 제2 두께(t2)는 5 ㎚ 내지 20 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
이를 제외하면, 도 3에 예시된 반도체 소자(100C)는 도 1에 예시된 반도체 소자(100A)와 동일하므로, 중복되는 설명을 생략한다.
도 4는 또 다른 실시 예에 의한 반도체 소자(100D)의 단면도를 나타낸다.
도 4에 도시된 반도체 소자(100D)는 도 1에 예시된 반도체 소자(100A)와 달리 제2 질화물 반도체층(140)을 포함하지 않는다. 이 경우, 제3 질화물 반도체층(150)은 제1 질화물 반도체층(130) 위에 배치되며, 제1 질화물 반도체층(130)과 접하여 이종 접합 계면(HJ)을 형성한다. 이와 같이, 제1 질화물 반도체층(130)은 제3 질화물 반도체층(150)과 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.
격자 정수 차를 갖는 제1 질화물 반도체층(130)과 제3 질화물 반도체층(150)이 이종 접합 계면(HJ)을 형성할 경우, 자발 분극과 피에조 분극 같은 양의 분극이 야기되어, 채널층(CH)에 해당하는 2차원 전자 가스(2-DEG)층이 이종 접합 계면(HJ)의 아래의 제1 질화물 반도체층(130)의 상부에 형성될 수 있다.
전술한 제1 질화물 반도체층(130)은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 제1 질화물 반도체층(130)이 제3 질화물 반도체층(150)과 서로 이종 접합하여 채널층(CH)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(130)의 물질에 국한되지 않는다.
또한, 일 실시 예에 의하면, 제1 질화물 반도체층(130)은 제3 질화물 반도체층(150)과 다른 구성 성분을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 AlGaN을 포함하거나 GaN을 포함하고, 제3 질화물 반도체층(150)은 AlN을 포함할 수 있다. 여기서, 제1 질화물 반도체층(130)에 포함된 GaN은 언도프될 수 있다.
또는, 다른 실시 예에 의하면, 제1 및 제3 질화물 반도체층(130, 150) 각각은 AlN을 포함할 수 있다. 이와 같이, 제1 질화물 반도체층(130)은 제3 질화물 반도체층(150)과 동일한 구성 성분을 포함하되, 제1 질화물 반도체층(130)과 제3 질화물 반도체층(150)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 AlyN(0 ≤ y ≤ 1)을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(130)에 포함된 AlN의 알루미늄의 함량(Y1)은 제3 질화물 반도체층(150)에 포함된 알루미늄의 함량(Y2)보다 클 수 있다. 예를 들어, Y1은 0.25이고, Y2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.
전술한 차이점을 제외하면, 도 4에 예시된 반도체 소자(100D)는 도 1에 예시된 반도체 소자(100A)와 동일하므로, 중복되는 설명을 생략한다. 즉, 도 1에 예시된 제1 및 제2 게이트 전극(G1, G2)과 제4 및 제5 질화물 반도체층(162, 164)과 동일하게, 도 4에 예시된 제1 및 제2 게이트 전극(G1, G2)은 제3 질화물 반도체층(150) 위에 배치되고, 제4 질화물 반도체층(162)은 제1 게이트 전극(G1)과 제3 질화물 반도체층(150) 사이에 배치되고, 제5 질화물 반도체층(164)은 제2 게이트 전극(G2)과 제3 질화물 반도체층(150) 사이에 배치된다.
한편, 도 1 내지 도 4에 예시된 반도체 소자(100A ~ 100D)에서 소스 콘택(S)은 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다. 또는, 소스 콘택(S)과 제2 게이트 전극(G2) 각각은 기준 전위인 접지 전위와 연결될 수도 있다.
일 실시 예에 의하면, 도 1 내지 도 4에 예시된 바와 같이 소스 콘택(S)과 제2 게이트 전극(G2)은 와이어(180)에 의해 서로 전기적으로 연결될 수 있다.
도 5는 또 다른 실시 예에 의한 반도체 소자(100E)의 평면도를 나타낸다. 여기서, 참조부호 '202', '204' 및 '206'은 소스 패드(pad), 드레인 패드 및 게이트 패드를 각각 나타낸다.
도 1에 예시된 반도체 소자(100A)에서 소스 콘택(S)과 제2 게이트 전극(G2)은 와이어(180)에 의해 서로 전기적으로 연결된 반면, 도 5에 예시된 반도체 소자(100E)에서 소스 콘택(S)은 제2 게이트 전극(G2)과 일체로 형성될 수도 있다.
와이어(180)에 의해 서로 연결되는 대신에 도 5에 예시된 바와 같이 일체형으로 소스 콘택(S)과 제2 게이트 전극(G2)이 형성됨을 제외하면, 도 1에 예시된 반도체 소자(100A)는 도 5에 도시된 A-A'선을 절취할 경우의 단면도에 해당한다. 따라서, 도 5에 예시된 반도체 소자(100E)에 대한 중복되는 설명을 생략한다.
이하, 도 1에 예시된 반도체 소자(100A)의 제조 방법을 도 6a 내지 도 6e를 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 예시된 반도체 소자(100A)는 도 6a 내지 도 6e와 다른 방법에 의해서도 제조될 수도 있다. 또한, 도 2 내지 도 5에 예시된 반도체 소자(100B ~ 100E)는 도 6a 내지 도 6e에 예시된 공정 단면도를 변경하여 당업자의 수준에서 자명하게 제조될 수 있음은 물론이다.
도 6a 내지 도 6e는 실시 예에 의한 반도체 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a를 참조하면, 기판(110) 위에 버퍼층(120)을 형성한다.
기판(110)은 도전형 또는 비도전형 물질 예를 들어, 실리콘, 실리콘 카바이드 또는 GaN 기판일 수 있다. 예를 들어, 기판(110)이 (111) 결정면을 주면으로서 갖는 실리콘 기판일 경우, 100 ㎛ 내지 200 ㎛의 두께를 갖는 기판(110)을 준비할 수 있다.
버퍼층(120)은 AlN, GaN, SiC, 또는 AlGaN 중 적어도 하나에 의해 형성될 수 있고, AlkGa1 - kN의 단일층 구조 또는 AlkGa1 - kN/AlN의 이중층 구조로 형성될 수 있다. 여기서, 0 ≤ k ≤ 1 일 수 있다. 예를 들어, 버퍼층(120)은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나에 의해 형성될 수 있다. 예를 들어, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.
이후, 버퍼층(120) 위에 제1 질화물 반도체층(130), 제2 질화물 반도체층(140), 제3 질화물 반도체층(150), 제5 질화물 반도체층(160A) 및 게이트 전극 형성용 금속층(GA)을 순차적으로 형성한다.
제1 질화물 반도체층(130)은 버퍼층(120) 위에 형성되며, 제2 질화물 반도체층(140)은 제2 질화물 반도체층(130) 위에 형성된다. 제1 및 제2 질화물 반도체층(130, 140)은 서로 이종 접합하기에 적합한 물질로 형성될 수 있다.
전술한 제1 및 제2 질화물 반도체층(130, 140) 각각은 Ⅲ족 원소를 포함하는 질화물로 형성될 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 140) 각각은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금으로 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.
제3 질화물 반도체층(150)은 제2 질화물 반도체층(140) 위에 형성되며, 0.5 ㎚ 내지 2 ㎚ 예를 들어 1 ㎚의 제1 두께(t1)로 형성될 수 있으나 실시 예는 이에 국한되지 않는다. 제3 질화물 반도체층(150)은 AlN 또는 AlGaN 중 적어도 하나를 포함할 수 있다.
제5 질화물 반도체층(160A)을 제3 질화물 반도체층(150) 위에 형성한다. 제5 질화물 반도체층(160A)은 p형 GaN, p형 AlGaN 또는 언드프된(undoped) InGaN 중 적어도 하나를 포함한다.
게이트 전극 형성용 금속층(GA)을 제5 질화물 반도체층(160A) 위에 형성한다. 게이트 전극 형성용 금속층(GA)은 금속 물질 예를 들어, 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극 형성용 금속층(GA)은 Ti(Titanium), Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질에 의해 단층 또는 다층 구조로 형성될 수 있다.
버퍼층(120) 위에 순차적으로 형성되는 제1 질화물 반도체층(130), 제2 질화물 반도체층(140), 제3 질화물 반도체층(150) 및 제5 질화물 반도체층(160A) 각각은 질화물에 의해 예를 들어, 유기금속화학 증착법(MOCVD:Metal Organic Chemical Vapor Deposition) 공정으로 형성될 수 있다.
이후, 도 6b를 참조하면, 게이트 전극 형성용 금속층(GA)의 상부에 제1 및 제2 게이트 전극(G1, G2)과 제4 및 제5 질화물 반도체층(162, 164)이 형성될 영역을 덮고 나머지 영역을 노출시키는 포토 레지스트 패턴(212, 214)을 형성한다.
여기서, 포토 레지스트 패턴(212, 214)은 서로 이격되어 배치된다.
이후, 도 6c를 참조하면, 포토 레지스트 패턴(212, 214)을 식각 마스크로 이용하여, 게이트 전극 형성용 금속층(GA)을 식각하여 제1 및 제2 게이트 전극(G1, G2)을 형성한다.
이후, 도 6d를 참조하면, 제1 및 제2 게이트 전극(G1, G2)과 포토 레지스트 패턴(212, 214)을 식각 마스크로 이용하여 제5 질화물 반도체층(160A)을 식각하고, 포토 레지스트 패턴(210)을 제거하여, 제4 및 제5 질화물 반도체층(162, 164)을 형성한다.
만일, 도 1에 예시된 반도체 소자(100A)가 제3 질화물 반도체층(150)을 포함하지 않을 경우, 제3 질화물 반도체층(150)이 없는 상태에서 도 6c에 예시된 제5 질화물 반도체층(160A)을 식각하는 동안, 제5 질화물 반도체층(160A)과 제2 질화물 반도체층(140) 간의 식각 선택비가 작기 때문에, 제2 질화물 반도체층(140)의 상부 일부가 식각되어 플라즈마 데미지(plasma damage)가 발생될 수도 있다. 이로 인해, 제3 질화물 반도체층(150)을 포함하지 않는 반도체 소자는 그의 특성이 저하되거나 불균일해질 수 있다. 이를 해소하여 식각 공정의 균일도를 개선시키기 위해 제4 및 제5 질화물 반도체층(162, 164)이나 제2 질화물 반도체층(140)을 재성장(regrowth)시킬 수 있으나, 이는 좋은 막질의 박막을 구현하기 어렵다.
그러나, 전술한 실시 예에 의한 반도체 소자(100A)에서, 제3 질화물 반도체층(150)은 식각 저지층의 역할을 한다. 즉, 도 6c 및 도 6d를 참조하면, 제5 질화물 반도체층(160A)을 식각하는 동안, 제2 질화물 반도체층(140)은 제3 질화물 반도체층(150)에 의해 보호되어 식각되지 않으므로 플라즈마 데미지의 발생이 방지될 수 있다.
이후, 도 6e를 참조하면, 적어도 하나의 콘택인 소스 콘택(S)과 드레인 콘택(D)이 형성될 부분의 제1 질화물 반도체층(130)의 상부를 노출시키는 오프닝(opening)(OP1, OP2)을 형성한다.
이후, 도 1을 참조하면, 오프닝(OP1, OP2) 각각에 소스 콘택(S)과 드레인 콘택(D)을 형성하기 위한 물질을 매립하여 반도체 소자(100A)를 완성한다. 예를 들어, 리프트 오프(lift-off) 공정으로 소스 콘택(S)과 드레인 콘택(D)을 형성한 후 예를 들어 800℃에서 30초간 열처리하여 소스 및 드레인 콘택(S, D)의 오믹 접합을 형성할 수 있다.
소스 및 드레인 콘택(S, D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조로 형성될 수 있다.
이하, 도 1 내지 도 5에 예시된 반도체 소자(100A ~ 100E)의 동작 및 효과를 살펴보면 다음과 같다.
반도체 소자(100A ~ 100E)에서 제3 질화물 반도체층(150)의 아래에 배치된 제2 질화물 반도체층(140) 또는 제1 질화물 반도체층(130)은 제4 및 제5 질화물 반도체층(162, 164)을 형성하기 위한 제5 질화물 반도체층(160A)이 식각되는 동안 식각되지 않고 제3 질화물 반도체층(150)에 의해 보호되므로, 반도체 소자(100A ~ 100E)는 개선된 특성을 가질 수 있고, 반도체 소자(100A ~ 100E)를 제조하기 위한 공정 균일도가 향상될 수 있다.
또한, 제3 질화물 반도체층(150)은 게이트 절연층의 역할을 수행할 뿐만 아니라 소스 및 드레인 엑세스 영역(SAR, DAR)을 패시베이션(passivation)하는 패시베이션층의 역할을 수행하기도 한다. 또한, 제3 질화물 반도체층(150)은 2차원 전자 가스(2-DEG)층(CH)의 전자 농도를 높일 수 있다. 이로 인해, 반도체 소자(100A ~ 100E)의 게이트 누설 전류가 감소하고 반도체 소자(100A ~ 100E)는 큰 항복 전압을 가질 수 있고, 전류 붕괴(current collapse) 특성이 개선되고, 반도체 소자(100A ~ 100E)의 순방향 전류가 증가하고 구동 전압이 낮아지는 등 전기적 특성이 개선될 수 있다. 또한, 기존의 MOS 형과는 달리, 인 시츄(in-situ) 제3 질화물 반도체층(150)을 게이트 절연층 및 패시베이션층으로서 활용하고, 다른 게이트 산화물을 사용하지 않으므로 공정 효율성이 높아질 수 있다.
또한, 제3 질화물 반도체층(150)의 제1 두께(t1), InGaN층(170)의 제2 두께(t2), 제2 질화물 반도체층(140)의 제3 두께(t3), 제2 질화물 반도체층(140)에 포함된 Al의 조성비(mole fraction), 제4 및 제5 질화물 반도체층(162, 164) 또는 버퍼층(120) 중 적어도 하나의 최적화를 통해, 반도체 소자(100A ~ 100E)는 안정적인 노멀리 온(normally on) 동작을 수행할 수 있다. 여기서, 노멀리 온이란, 제1 게이트 전극(G1)을 통해 구동 전압이 인가되면 오프 상태가 되고, 그렇지 않으면 온 상태를 유지하는 동작을 의미한다. 즉, 도 1 내지 도 5에 예시된 반도체 소자(100A ~ 100E)는 노멀리 온으로 동작할 수 있다.
도 1에 도시된 반도체 소자(100A)는 다음과 같이 노멀리 온 동작할 수 있다.
제1 게이트 전극(G1)으로 구동 전압이 인가되지 않고(예를 들어, 제1 게이트 전극(G1)에 음의 전압이 인가되고) 드레인 콘택(D)에 양의 높은 전압이 인가되고, 소스 콘택(S)과 제2 게이트 전극(G2) 각각이 기준 전위인 접지 전위와 연결되면, 드레인 엑세스 영역(DAR)에 임팩트 이온화(impact ionization)에 의한 전자 정공 쌍(EHP:Electron Hole Pair)이 도 1에 도시된 바와 같이 생성된다. 도 1에서, 
는 정공을 의미하고, 
은 전자를 의미한다.
만일, 제2 게이트 전극(G2)이 없고 제1 게이트 전극(G1)만 있다면, 정공은 제1 게이트 전극(G1)에서 드레인 콘택(D)을 바라보는 단부(x = x1)에 집중되어, 항복 전압에 악영향을 미친다.
그러나, 실시 예에 의한 반도체 소자(100A)의 경우, 제2 게이트 전극(G2)이 제1 게이트 전극(G1)과 드레인 콘택(D) 사이에 배치되고, 제2 게이트 전극(G2)이 소스 콘택(S)과 전기적으로 연결된다. 따라서, 임팩트 이온화에 의한 정공을 제2 게이트 전극(G2)이 화살표 방향(192)으로 표시된 바와 같이 흡수할 수 있어, 전계(E)가 제1 게이트 전극(G1)의 단부(x = x1)와 제2 게이트 전극(G2)의 단부(x = x2)에서 제1 및 제2 전계(E1 ,E2)로 각각 분산되어 항복 전압 특성이 개선될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A ~ 100E: 반도체 소자 110: 기판
120: 버퍼층 130: 제1 질화물 반도체층
140: 제2 질화물 반도체층 150: 제3 질화물 반도체층
162: 제4 질화물 반도체층 164: 제5 질화물 반도체층
202: 소스 패드 204: 드레인 패드
206: 게이트 패드 G1, G2: 게이트 전극
S, D: 콘택
120: 버퍼층 130: 제1 질화물 반도체층
140: 제2 질화물 반도체층 150: 제3 질화물 반도체층
162: 제4 질화물 반도체층 164: 제5 질화물 반도체층
202: 소스 패드 204: 드레인 패드
206: 게이트 패드 G1, G2: 게이트 전극
S, D: 콘택
Claims (13)
- 제1 질화물 반도체층;
상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 접하여 이종 접합 계면을 형성하는 제2 질화물 반도체층;
상기 제2 질화물 반도체층 위에 배치되며, AlN을 포함하는 제3 질화물 반도체층;
상기 제2 질화물 반도체층과 상기 제3 질화물 반도체층 사이에 배치되고, 5㎚ 내지 20㎚의 두께를 갖는 InGaN층;
상기 제3 질화물 반도체층 위에 배치되며 서로 이격된 제1 및 제2 게이트 전극;
상기 제1 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제4 질화물 반도체층;
상기 제2 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제5 질화물 반도체층;
상기 제1 게이트 전극으로부터 수평 방향으로 이격되어 배치되며, 상기 제2 게이트 전극과 전기적으로 연결된 소스 콘택; 및
상기 제2 게이트 전극으로부터 수평 방향으로 이격되어 배치된 드레인 콘택을 포함하고,
노멀리 온으로 동작하는 반도체 소자. - 제1 항에 있어서, 상기 소스 콘택 및 상기 드레인 콘택은 상기 제3 질화물 반도체층 위에 배치되거나, 상기 제3 질화물 반도체층을 관통하여 배치되거나, 상기 제3 질화물 반도체층과 상기 제2 질화물 반도체층을 모두 관통하여 배치된 반도체 소자.
- 삭제
- 삭제
- 삭제
- 제1 항에 있어서, 상기 반도체 소자는
기판; 및
상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함하고,
상기 버퍼층은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나를 포함하는 반도체 소자. - 삭제
- 삭제
- 삭제
- 언도프드 GaN층;
상기 언도프드 GaN층 위에 배치되며, 상기 언도프드 GaN층과 접하여 이종 접합 계면을 형성하는 AlGaN층;
상기 AlGaN층 위에 배치되며, AlN을 포함하는 제3 질화물 반도체층;
상기 AlGaN층과 상기 제3 질화물 반도체층 사이에 배치되고, 5㎚ 내지 20㎚의 두께를 갖는 InGaN층;
상기 제3 질화물 반도체층 위에 배치되며 서로 이격된 제1 및 제2 게이트 전극;
상기 제1 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제1 질화물 반도체층;
상기 제2 게이트 전극과 상기 제3 질화물 반도체층 사이에 배치된 제2 질화물 반도체층;
상기 제1 게이트 전극으로부터 수평 방향으로 이격되어 배치되며, 상기 제2 게이트 전극과 전기적으로 연결된 소스 콘택; 및
상기 제2 게이트 전극으로부터 수평 방향으로 이격되어 배치된 드레인 콘택을 포함하고,
노멀리 온으로 동작하는 반도체 소자. - 삭제
- 삭제
- 삭제
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| KR1020140020723A KR102156377B1 (ko) | 2014-02-21 | 2014-02-21 | 반도체 소자 |
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| KR1020140020723A KR102156377B1 (ko) | 2014-02-21 | 2014-02-21 | 반도체 소자 |
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2014
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| JP2010147387A (ja) * | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | 半導体装置 |
| JP2011029247A (ja) * | 2009-07-22 | 2011-02-10 | Panasonic Corp | 窒化物半導体装置及びその製造方法 |
| JP2011243978A (ja) * | 2010-04-23 | 2011-12-01 | Advanced Power Device Research Association | 窒化物系半導体装置 |
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