JP3537609B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体より
なる電界効果トランジスタを有する半導体装置及びその
製造方法に関する。
なる電界効果トランジスタを有する半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】化合物半導体によって構成される電界効
果トランジスタは、主に高速動作が要求される集積回路
に用いられている。近年、化合物半導体集積回路の低消
費電力化を実現するための相補型回路が開発されてい
る。相補型回路は、ｎチャネルＦＥＴとｐチャネルＦＥ
Ｔとによって回路を構成するものであり、スタンバイ時
の消費電力を、トランジスタのオフ時のリーク電流に起
因する電力消費量にまで低減することができる。したが
って、集積回路の消費電力を抑えるにはトランジスタの
オフ時のリーク電流を如何に低減するかが極めて重要で
ある。
果トランジスタは、主に高速動作が要求される集積回路
に用いられている。近年、化合物半導体集積回路の低消
費電力化を実現するための相補型回路が開発されてい
る。相補型回路は、ｎチャネルＦＥＴとｐチャネルＦＥ
Ｔとによって回路を構成するものであり、スタンバイ時
の消費電力を、トランジスタのオフ時のリーク電流に起
因する電力消費量にまで低減することができる。したが
って、集積回路の消費電力を抑えるにはトランジスタの
オフ時のリーク電流を如何に低減するかが極めて重要で
ある。
【０００３】トランジスタのリーク成分としては、その
一つにゲート接合部のリーク電流がある。かかるリーク
電流を低減するためには、ゲート部の順方向耐圧を高く
することが有効である。そこで、従来の半導体装置で
は、ゲート電極直下に高いＡｌ組成を有するＡｌＧａＡ
ｓ層を障壁層として設け、ゲート部の順方向耐圧を確保
していた（例えば、Bruce Bernhardt et al., "Complem
entary GaAs (CGaAsTM): A High Performance BiCMOS A
lternative", Technical Digest of 1995 GaAs IC Symp
osium, pp.18-21）。
一つにゲート接合部のリーク電流がある。かかるリーク
電流を低減するためには、ゲート部の順方向耐圧を高く
することが有効である。そこで、従来の半導体装置で
は、ゲート電極直下に高いＡｌ組成を有するＡｌＧａＡ
ｓ層を障壁層として設け、ゲート部の順方向耐圧を確保
していた（例えば、Bruce Bernhardt et al., "Complem
entary GaAs (CGaAsTM): A High Performance BiCMOS A
lternative", Technical Digest of 1995 GaAs IC Symp
osium, pp.18-21）。
【０００４】図１７に示す従来の半導体装置は、半導体
層１０２、１０４、１０６が基板１００上に順次積層し
て構成されている。半導体層１０６上には、ゲート電極
１０８、ソース／ドレイン電極となるオーミック電極１
１０、１１２が形成されている。ここで、半導体層１０
６はＧａＡｓ層によって構成され、ゲート電極１０８直
下の領域１０６ｃはｉ型、他の領域１０６ａ、１０６
ｂ、１０６ｄ、１０６ｅはｎ型の導電型を有している。
また、半導体層１０４はＡｌＧａＡｓ層によって構成さ
れており、ゲート電極１０８直下の領域１０４ｃはｉ
型、他の領域１０４ａ、１０４ｂ、１０４ｄ、１０４ｅ
はｎ型の導電型を有している。
層１０２、１０４、１０６が基板１００上に順次積層し
て構成されている。半導体層１０６上には、ゲート電極
１０８、ソース／ドレイン電極となるオーミック電極１
１０、１１２が形成されている。ここで、半導体層１０
６はＧａＡｓ層によって構成され、ゲート電極１０８直
下の領域１０６ｃはｉ型、他の領域１０６ａ、１０６
ｂ、１０６ｄ、１０６ｅはｎ型の導電型を有している。
また、半導体層１０４はＡｌＧａＡｓ層によって構成さ
れており、ゲート電極１０８直下の領域１０４ｃはｉ
型、他の領域１０４ａ、１０４ｂ、１０４ｄ、１０４ｅ
はｎ型の導電型を有している。
【０００５】このように構成した半導体装置は、ＡｌＧ
ａＡｓ層よりなる半導体層１０４が障壁層として機能す
るため、ゲートの順方向電圧が増加して電界効果トラン
ジスタのオフ時のリーク電流を低減することができ、よ
り低消費電力での動作が可能であった。
ａＡｓ層よりなる半導体層１０４が障壁層として機能す
るため、ゲートの順方向電圧が増加して電界効果トラン
ジスタのオフ時のリーク電流を低減することができ、よ
り低消費電力での動作が可能であった。
【０００６】
【発明が解決しようとする課題】通常、低消費電力、高
速動作が要求される半導体装置では、ソース／ドレイン
抵抗はより低抵抗であることが望ましい。しかしなが
ら、図１７に示す従来の半導体装置では、オーミック電
極１１０、１１２下の半導体層１０４を低抵抗化するこ
とが困難であった。
速動作が要求される半導体装置では、ソース／ドレイン
抵抗はより低抵抗であることが望ましい。しかしなが
ら、図１７に示す従来の半導体装置では、オーミック電
極１１０、１１２下の半導体層１０４を低抵抗化するこ
とが困難であった。
【０００７】すなわち、図１７に示す半導体装置には、
ゲート部の順方向耐圧を確保するためのＡｌＧａＡｓ層
を設けているが、このような構成を実現するためには低
抵抗層をオーミック電極１１０、１１２下にまで延在さ
せる必要がある。しかし、高いＡｌ組成を有するＡｌＧ
ａＡｓ層は、次の理由により低抵抗化することは困難で
あった。
ゲート部の順方向耐圧を確保するためのＡｌＧａＡｓ層
を設けているが、このような構成を実現するためには低
抵抗層をオーミック電極１１０、１１２下にまで延在さ
せる必要がある。しかし、高いＡｌ組成を有するＡｌＧ
ａＡｓ層は、次の理由により低抵抗化することは困難で
あった。
【０００８】ソース／ドレイン抵抗を低くするためには
半導体層１０４の領域１０４ｂ、１０４ｄを更に低抵抗
化する必要があるが、この領域をより高濃度のｎ型層に
するには半導体層１０６の領域１０６ｂ、１０６ｄをも
同時に高濃度のｎ型層にする必要があるため、ゲートの
順方向耐圧が低下してしまう。また、ＧａＡｓ層よりな
る半導体層１０６は、ＡｌＧａＡｓ層よりなる半導体層
１０４よりも注入ドーパントの活性化効率が高いため、
ゲートの順方向耐圧を劣化しない程度のイオン注入ドー
ズ量ではＡｌＧａＡｓ層を十分に低抵抗化することがで
きず、ソース／ドレイン抵抗を十分に低下することはで
きなかった。
半導体層１０４の領域１０４ｂ、１０４ｄを更に低抵抗
化する必要があるが、この領域をより高濃度のｎ型層に
するには半導体層１０６の領域１０６ｂ、１０６ｄをも
同時に高濃度のｎ型層にする必要があるため、ゲートの
順方向耐圧が低下してしまう。また、ＧａＡｓ層よりな
る半導体層１０６は、ＡｌＧａＡｓ層よりなる半導体層
１０４よりも注入ドーパントの活性化効率が高いため、
ゲートの順方向耐圧を劣化しない程度のイオン注入ドー
ズ量ではＡｌＧａＡｓ層を十分に低抵抗化することがで
きず、ソース／ドレイン抵抗を十分に低下することはで
きなかった。
【０００９】ところで、化合物半導体を用いた電界効果
トランジスタは、携帯通信機器用増幅器などにも用いら
れており、携帯機器の小型化に伴って負電源を必要とし
ない単一電源動作が望まれている。このためには、ゲー
トにバイアスを印加しない状態でトランジスタがオフ状
態となる、いわゆるノーマリオフ型の電界効果トランジ
スタを用いる必要がある。
トランジスタは、携帯通信機器用増幅器などにも用いら
れており、携帯機器の小型化に伴って負電源を必要とし
ない単一電源動作が望まれている。このためには、ゲー
トにバイアスを印加しない状態でトランジスタがオフ状
態となる、いわゆるノーマリオフ型の電界効果トランジ
スタを用いる必要がある。
【００１０】しかしながら、ノーマリオフ型の電界効果
トランジスタには、入力ゲート電圧の振幅をとるために
ゲート部に高い順方向耐圧が要求されるが、上述のよう
にゲート下にＡｌ組成を有するＡｌＧａＡｓ層を設ける
とソース／ドレイン抵抗を充分に低減することはできな
かった。また、他の構造の半導体装置としては、図１８
に示すようなＭＥＳＦＥＴが知られている。しかし、図
１８に示すＭＥＳＦＥＴの場合には、ＡｌＧａＡｓ層の
ような電子を閉じこめる障壁層が存在しないため、ゲー
ト電極１２６直下にはｎ型ドーピング層１３２を設ける
必要があり、ゲートの順方向耐圧の向上は望めなかっ
た。
トランジスタには、入力ゲート電圧の振幅をとるために
ゲート部に高い順方向耐圧が要求されるが、上述のよう
にゲート下にＡｌ組成を有するＡｌＧａＡｓ層を設ける
とソース／ドレイン抵抗を充分に低減することはできな
かった。また、他の構造の半導体装置としては、図１８
に示すようなＭＥＳＦＥＴが知られている。しかし、図
１８に示すＭＥＳＦＥＴの場合には、ＡｌＧａＡｓ層の
ような電子を閉じこめる障壁層が存在しないため、ゲー
ト電極１２６直下にはｎ型ドーピング層１３２を設ける
必要があり、ゲートの順方向耐圧の向上は望めなかっ
た。
【００１１】本発明の目的は、ゲート部の順方向耐圧が
高く、ソース／ドレイン抵抗が低い電界効果トランジス
タを有する半導体装置及びその製造方法を提供すること
にある。
高く、ソース／ドレイン抵抗が低い電界効果トランジス
タを有する半導体装置及びその製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】上記目的は、第１の半導
体層と、第２の半導体層と、第３の半導体層とが順次下
地基板上に積層して形成され、前記第３の半導体層上
に、ゲート電極と、前記ゲート電極の両側に前記ゲート
電極と離間して形成された２つのオーミック電極とを有
する半導体装置であって、前記第１の半導体層は、前記
オーミック電極間に電流を流すためのチャネル層として
機能し、前記第２の半導体層は、前記ゲート電極直下の
領域がｉ型の導電型を有し、前記オーミック電極直下の
領域、及び前記ゲート電極直下の領域と前記オーミック
電極直下の領域との間の領域が第１の導電型を有してお
り、前記第３の半導体層は、前記ゲート電極直下の領域
が前記第１の導電型と逆の第２の導電型を有し、前記オ
ーミック電極直下の領域が前記第１の導電型を有し、前
記ゲート電極直下の領域と前記オーミック電極直下の領
域との間の領域がｉ型の導電型を有することを特徴とす
る半導体装置によって達成される。このようにして半導
体装置を構成することにより、ゲート順方向耐圧を犠牲
にすることなくソース／ドレイン抵抗を低下することが
できる。これにより、トランジスタのオフ時のリーク電
流を少なくすることが可能となり、低消費電力の半導体
装置を構成することができる。
体層と、第２の半導体層と、第３の半導体層とが順次下
地基板上に積層して形成され、前記第３の半導体層上
に、ゲート電極と、前記ゲート電極の両側に前記ゲート
電極と離間して形成された２つのオーミック電極とを有
する半導体装置であって、前記第１の半導体層は、前記
オーミック電極間に電流を流すためのチャネル層として
機能し、前記第２の半導体層は、前記ゲート電極直下の
領域がｉ型の導電型を有し、前記オーミック電極直下の
領域、及び前記ゲート電極直下の領域と前記オーミック
電極直下の領域との間の領域が第１の導電型を有してお
り、前記第３の半導体層は、前記ゲート電極直下の領域
が前記第１の導電型と逆の第２の導電型を有し、前記オ
ーミック電極直下の領域が前記第１の導電型を有し、前
記ゲート電極直下の領域と前記オーミック電極直下の領
域との間の領域がｉ型の導電型を有することを特徴とす
る半導体装置によって達成される。このようにして半導
体装置を構成することにより、ゲート順方向耐圧を犠牲
にすることなくソース／ドレイン抵抗を低下することが
できる。これにより、トランジスタのオフ時のリーク電
流を少なくすることが可能となり、低消費電力の半導体
装置を構成することができる。
【００１３】また、上記の半導体装置において、前記第
２の半導体層は、前記第１の半導体層及び前記第３の半
導体層よりも大きいバンドギャップを有することが望ま
しい。このようにして半導体装置を構成すれば、ゲート
順方向耐圧を更に向上することができる。また、上記の
半導体装置において、前記第１の半導体層はＩｎＧａＡ
ｓ層であり、前記第２の半導体層はＡｌＧａＡｓ層であ
り、前記第３の半導体層はＧａＡｓ層であることが望ま
しい。
２の半導体層は、前記第１の半導体層及び前記第３の半
導体層よりも大きいバンドギャップを有することが望ま
しい。このようにして半導体装置を構成すれば、ゲート
順方向耐圧を更に向上することができる。また、上記の
半導体装置において、前記第１の半導体層はＩｎＧａＡ
ｓ層であり、前記第２の半導体層はＡｌＧａＡｓ層であ
り、前記第３の半導体層はＧａＡｓ層であることが望ま
しい。
【００１４】また、上記の半導体装置において、前記第
１の半導体層は、Ｉｎの組成が０．３以下であり、前記
第２の半導体層は、Ａｌの組成が０．３以上であること
が望ましい。このようにして半導体装置を構成すれば、
格子定数差が小さく欠陥の少ない半導体層を結晶成長す
ることができる。また、高いゲート順方向耐圧を得るこ
とができる。
１の半導体層は、Ｉｎの組成が０．３以下であり、前記
第２の半導体層は、Ａｌの組成が０．３以上であること
が望ましい。このようにして半導体装置を構成すれば、
格子定数差が小さく欠陥の少ない半導体層を結晶成長す
ることができる。また、高いゲート順方向耐圧を得るこ
とができる。
【００１５】また、ソース／ドレイン抵抗が低いことが
必要であり、特に高いゲート順方向耐圧が必要でない場
合には、上記の半導体装置において、前記第１乃至第３
の半導体層はＧａＡｓ層であることが望ましい。また、
上記の半導体装置において、前記半導体装置は、ノーマ
リーオフ型のトランジスタであることが望ましい。前記
の半導体装置は高いゲート順方向耐圧を有しているの
で、ノーマリーオフ型のトランジスタを容易に構成する
ことができる。
必要であり、特に高いゲート順方向耐圧が必要でない場
合には、上記の半導体装置において、前記第１乃至第３
の半導体層はＧａＡｓ層であることが望ましい。また、
上記の半導体装置において、前記半導体装置は、ノーマ
リーオフ型のトランジスタであることが望ましい。前記
の半導体装置は高いゲート順方向耐圧を有しているの
で、ノーマリーオフ型のトランジスタを容易に構成する
ことができる。
【００１６】また、上記の半導体装置であって、前記第
１の導電型がｎ型であり、前記第２の導電型がｐ型であ
るｎチャネルトランジスタと、上記の半導体装置であっ
て、前記第１の導電型がｐ型であり、前記第２の導電型
がｎ型であるｐチャネルトランジスタとにより半導体装
置を構成すれば、ｎチャネル素子及びｐチャネル素子の
オフ時リーク電流をともに減少することができる。これ
ら素子によって相補型回路を構成すれば、より消費電力
の低い化合物半導体集積回路を構成することができる。
１の導電型がｎ型であり、前記第２の導電型がｐ型であ
るｎチャネルトランジスタと、上記の半導体装置であっ
て、前記第１の導電型がｐ型であり、前記第２の導電型
がｎ型であるｐチャネルトランジスタとにより半導体装
置を構成すれば、ｎチャネル素子及びｐチャネル素子の
オフ時リーク電流をともに減少することができる。これ
ら素子によって相補型回路を構成すれば、より消費電力
の低い化合物半導体集積回路を構成することができる。
【００１７】また、上記目的は、下地基板上に、第１の
導電型を有する第１の半導体層と、ｉ型の導電型を有す
る第２の半導体層と、第１の導電型と異なる第２の導電
型を有する第３の半導体層とを順次堆積する半導体層形
成工程と、前記第３の半導体層上に、ゲート電極を形成
するゲート電極形成工程と、前記ゲート電極をマスクと
して前記第１の導電型を有する不純物をドープし、前記
ゲート電極が形成されていない領域の前記第３の半導体
層をｉ型の導電型に、前記ゲート電極が形成されていな
い領域の前記第２の半導体層をｎ型に転換する第１の不
純物ドープ工程と、前記ゲート電極の側壁に、サイドウ
ォールを形成するサイドウォール形成工程と、前記ゲー
ト電極及び前記サイドウォールをマスクとして前記第１
の導電型を有する不純物をドープし、前記ゲート電極及
び前記サイドウォールが形成されていない領域の前記第
３の半導体層をｎ型に、前記ゲート電極及び前記サイド
ウォールが形成されていない領域の前記第２の半導体層
をより抵抗の低いｎ型に、前記ゲート電極及び前記サイ
ドウォールが形成されていない領域の前記第１の半導体
層をより抵抗の低いｎ型に転換する第２の不純物ドープ
工程とを有することを特徴とする半導体装置の製造方法
によっても達成される。このようにして半導体装置を製
造することにより、ソース／ドレイン抵抗の低い半導体
装置を、ゲート順方向耐圧を犠牲にすることなく製造す
ることができる。すなわち、高速動作が可能な低消費電
力の半導体装置を容易に製造することができる。
導電型を有する第１の半導体層と、ｉ型の導電型を有す
る第２の半導体層と、第１の導電型と異なる第２の導電
型を有する第３の半導体層とを順次堆積する半導体層形
成工程と、前記第３の半導体層上に、ゲート電極を形成
するゲート電極形成工程と、前記ゲート電極をマスクと
して前記第１の導電型を有する不純物をドープし、前記
ゲート電極が形成されていない領域の前記第３の半導体
層をｉ型の導電型に、前記ゲート電極が形成されていな
い領域の前記第２の半導体層をｎ型に転換する第１の不
純物ドープ工程と、前記ゲート電極の側壁に、サイドウ
ォールを形成するサイドウォール形成工程と、前記ゲー
ト電極及び前記サイドウォールをマスクとして前記第１
の導電型を有する不純物をドープし、前記ゲート電極及
び前記サイドウォールが形成されていない領域の前記第
３の半導体層をｎ型に、前記ゲート電極及び前記サイド
ウォールが形成されていない領域の前記第２の半導体層
をより抵抗の低いｎ型に、前記ゲート電極及び前記サイ
ドウォールが形成されていない領域の前記第１の半導体
層をより抵抗の低いｎ型に転換する第２の不純物ドープ
工程とを有することを特徴とする半導体装置の製造方法
によっても達成される。このようにして半導体装置を製
造することにより、ソース／ドレイン抵抗の低い半導体
装置を、ゲート順方向耐圧を犠牲にすることなく製造す
ることができる。すなわち、高速動作が可能な低消費電
力の半導体装置を容易に製造することができる。
【００１８】
［第１実施形態］本実施形態の第１実施形態による半導
体装置及びその製造方法について図１乃至図３を用いて
説明する。図１は本実施形態による半導体装置の構造を
示す概略断面図、図２及び図３は本実施形態による半導
体装置の製造方法を示す工程断面図である。
体装置及びその製造方法について図１乃至図３を用いて
説明する。図１は本実施形態による半導体装置の構造を
示す概略断面図、図２及び図３は本実施形態による半導
体装置の製造方法を示す工程断面図である。
【００１９】本実施形態による半導体装置は、ｉ型のＧ
ａＡｓ層よりなる膜厚約５００ｎｍのバッファ層１２
と、電子濃度が約１×１０18ｃｍ-3のｎ型Ｉｎ0.2Ｇａ
0.8Ａｓ層よりなる膜厚約１０ｎｍの半導体層１４と、
ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約５ｎｍの半導
体層１６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ層よりなる膜厚約
２０ｎｍの半導体層１８と、正孔濃度が約５×１０17ｃ
ｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体
層２０とが、半絶縁性ＧａＡｓ基板１０上に順次積層し
て形成されている。半導体層２０上には、ＷＳｉx膜よ
りなるゲート電極２２が形成されている。ゲート電極２
２の両側には、ＡｕＧｅ合金よりなるオーミック電極２
４、２６が独立して形成されている。
ａＡｓ層よりなる膜厚約５００ｎｍのバッファ層１２
と、電子濃度が約１×１０18ｃｍ-3のｎ型Ｉｎ0.2Ｇａ
0.8Ａｓ層よりなる膜厚約１０ｎｍの半導体層１４と、
ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約５ｎｍの半導
体層１６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ層よりなる膜厚約
２０ｎｍの半導体層１８と、正孔濃度が約５×１０17ｃ
ｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体
層２０とが、半絶縁性ＧａＡｓ基板１０上に順次積層し
て形成されている。半導体層２０上には、ＷＳｉx膜よ
りなるゲート電極２２が形成されている。ゲート電極２
２の両側には、ＡｕＧｅ合金よりなるオーミック電極２
４、２６が独立して形成されている。
【００２０】ここで、ｐ型の半導体層２０は、オーミッ
ク電極２４、２６直下の領域２０ａ、２０ｅがｎ型に転
換され、ゲート電極２２直下の領域２０ｃとｎ型の領域
２０ａ、２０ｅとの間の領域２０ｂ、２０ｄがｉ型に転
換されている。ｉ型の半導体層１８は、ゲート電極２２
直下の領域１８ｃを除く他の領域１８ａ、１８ｂ、１８
ｄ、１８ｅはｎ型に転換されている。
ク電極２４、２６直下の領域２０ａ、２０ｅがｎ型に転
換され、ゲート電極２２直下の領域２０ｃとｎ型の領域
２０ａ、２０ｅとの間の領域２０ｂ、２０ｄがｉ型に転
換されている。ｉ型の半導体層１８は、ゲート電極２２
直下の領域１８ｃを除く他の領域１８ａ、１８ｂ、１８
ｄ、１８ｅはｎ型に転換されている。
【００２１】ｉ型の半導体層１６は、半導体層１８の領
域１８ａ、１８ｅ下の領域１６ａ、１６ｃがｎ型に転換
されている。オーミック電極２４、２６直下の領域２０
ａ、２０ｅ、１８ａ、１８ｅ、１６ａ、１６ｃ、１４
ａ、１４ｃは、オーミック電極２４、２６とオーミック
接続するために低抵抗のｎ型層によって構成されてい
る。
域１８ａ、１８ｅ下の領域１６ａ、１６ｃがｎ型に転換
されている。オーミック電極２４、２６直下の領域２０
ａ、２０ｅ、１８ａ、１８ｅ、１６ａ、１６ｃ、１４
ａ、１４ｃは、オーミック電極２４、２６とオーミック
接続するために低抵抗のｎ型層によって構成されてい
る。
【００２２】半導体層１８は、半導体層１４、１６、２
０を構成する半導体材料よりもバンドギャップが広く、
障壁層として機能するＡｌＧａＡｓ層によって構成され
ている（図１）。このように、本実施形態による半導体
装置は、ゲート電極２２直下の領域２０ｃがｐ型であ
り、領域２０ｃを挟む領域２０ｂ、２０ｄがｉ型である
ことに特徴がある。
０を構成する半導体材料よりもバンドギャップが広く、
障壁層として機能するＡｌＧａＡｓ層によって構成され
ている（図１）。このように、本実施形態による半導体
装置は、ゲート電極２２直下の領域２０ｃがｐ型であ
り、領域２０ｃを挟む領域２０ｂ、２０ｄがｉ型である
ことに特徴がある。
【００２３】図１７に示す従来の半導体装置では、領域
２０ｃに相当する領域１０６ｃがｉ型であり、領域２０
ｂ、２０ｄに相当する領域１０６ｂ、１０６ｄがｎ型で
あった。このため、ソース／ドレイン抵抗を低減するた
めにこの領域の低抵抗化すると、ゲート電極１０８と半
導体層１０６との間の耐圧が低下してしまう。しかし、
本実施形態による半導体装置では、ゲート電極２２直下
の領域２０ｃがｐ型、領域２０ｃを挟む領域２０ｂ、２
０ｄがｉ型であるため従来の半導体装置よりも耐圧を大
きくすることが可能となる。また、半導体層２０の領域
２０ｂ、２０ｄ下の半導体層１８の領域１８ｂ、１８ｄ
がｎ型に転換されているので、ソース／ドレイン抵抗を
増加することもない。
２０ｃに相当する領域１０６ｃがｉ型であり、領域２０
ｂ、２０ｄに相当する領域１０６ｂ、１０６ｄがｎ型で
あった。このため、ソース／ドレイン抵抗を低減するた
めにこの領域の低抵抗化すると、ゲート電極１０８と半
導体層１０６との間の耐圧が低下してしまう。しかし、
本実施形態による半導体装置では、ゲート電極２２直下
の領域２０ｃがｐ型、領域２０ｃを挟む領域２０ｂ、２
０ｄがｉ型であるため従来の半導体装置よりも耐圧を大
きくすることが可能となる。また、半導体層２０の領域
２０ｂ、２０ｄ下の半導体層１８の領域１８ｂ、１８ｄ
がｎ型に転換されているので、ソース／ドレイン抵抗を
増加することもない。
【００２４】次に、本実施形態による半導体装置の製造
方法を図２及び図３を用いて説明する。まず、ＭＯＶＰ
Ｅ法により、半絶縁性ＧａＡｓ基板１０上に、ｉ型のＧ
ａＡｓ層よりなる膜厚約５００ｎｍのバッファ層１２
と、電子濃度が約１×１０18ｃｍ -3のｎ型Ｉｎ0.2Ｇａ
0.8Ａｓ層よりなる膜厚約１０ｎｍの半導体層１４と、
ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約５ｎｍの半導
体層１６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ層よりなる膜厚約
２０ｎｍの半導体層１８と、正孔濃度が約５×１０1 7ｃ
ｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体
層２０とを順次堆積する（図２（ａ））。
方法を図２及び図３を用いて説明する。まず、ＭＯＶＰ
Ｅ法により、半絶縁性ＧａＡｓ基板１０上に、ｉ型のＧ
ａＡｓ層よりなる膜厚約５００ｎｍのバッファ層１２
と、電子濃度が約１×１０18ｃｍ -3のｎ型Ｉｎ0.2Ｇａ
0.8Ａｓ層よりなる膜厚約１０ｎｍの半導体層１４と、
ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約５ｎｍの半導
体層１６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ層よりなる膜厚約
２０ｎｍの半導体層１８と、正孔濃度が約５×１０1 7ｃ
ｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体
層２０とを順次堆積する（図２（ａ））。
【００２５】ここで、半導体層１６はＩｎ0.2Ｇａ0.8Ａ
ｓ層によって構成したが、Ｉｎの組成は０．３以下であ
り、Ａｌの組成は０．３以上であることが望ましい。Ｉ
ｎの組成が０．３以上では基板との間の格子定数差が大
きくなるため欠陥の少ないＩｎＧａＡｓ層を結晶成長す
ることが困難となり、Ａｌの組成が０．３以下ではゲー
ト順方向耐圧が不十分になるからである。
ｓ層によって構成したが、Ｉｎの組成は０．３以下であ
り、Ａｌの組成は０．３以上であることが望ましい。Ｉ
ｎの組成が０．３以上では基板との間の格子定数差が大
きくなるため欠陥の少ないＩｎＧａＡｓ層を結晶成長す
ることが困難となり、Ａｌの組成が０．３以下ではゲー
ト順方向耐圧が不十分になるからである。
【００２６】次いで、例えばスパッタ法によりＷＳｉx
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極２２を形成する。続いて、ゲート電極２２をマスク
として、ｎ型のドーパントであるＳｉイオンをイオン注
入する。イオン注入の条件は、半導体層２０の領域２０
ａ、２０ｂ、２０ｄ、２０ｅをｉ型に転換し、半導体層
１８の領域１８ａ、１８ｂ、１８ｄ、１８ｅをｎ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２０ｋｅＶ、ドーズ量を２．５×１０13
ｃｍ-2としてイオン注入する（図２（ｂ））。
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極２２を形成する。続いて、ゲート電極２２をマスク
として、ｎ型のドーパントであるＳｉイオンをイオン注
入する。イオン注入の条件は、半導体層２０の領域２０
ａ、２０ｂ、２０ｄ、２０ｅをｉ型に転換し、半導体層
１８の領域１８ａ、１８ｂ、１８ｄ、１８ｅをｎ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２０ｋｅＶ、ドーズ量を２．５×１０13
ｃｍ-2としてイオン注入する（図２（ｂ））。
【００２７】なお、後工程における説明の便宜のため、
図２（ｂ）では半導体層１８、２０を領域２０ａ、２０
ｂ、２０ｄ、２０ｅ、又は領域１８ａ、１８ｂ、１８
ｄ、１８ｅに分割しているが、これらの領域は特性上な
んら異なるところはない。この後、全面に膜厚約５００
ｎｍのＳｉＯＮ膜を堆積してエッチバックし、ゲート電
極２２の側壁に幅約５００ｎｍのサイドウォール２８を
形成する。前述の領域２０ｂ、２０ｄ、１８ｂ、１８ｄ
は、ほぼサイドウォール２８直下の半導体層１８、２０
の領域に相当する。
図２（ｂ）では半導体層１８、２０を領域２０ａ、２０
ｂ、２０ｄ、２０ｅ、又は領域１８ａ、１８ｂ、１８
ｄ、１８ｅに分割しているが、これらの領域は特性上な
んら異なるところはない。この後、全面に膜厚約５００
ｎｍのＳｉＯＮ膜を堆積してエッチバックし、ゲート電
極２２の側壁に幅約５００ｎｍのサイドウォール２８を
形成する。前述の領域２０ｂ、２０ｄ、１８ｂ、１８ｄ
は、ほぼサイドウォール２８直下の半導体層１８、２０
の領域に相当する。
【００２８】次いで、ゲート電極２２及びサイドウォー
ル２８をマスクとして、ｎ型のドーパントであるＳｉイ
オンをイオン注入する。イオン注入の条件は、半導体層
２０の領域２０ａ、２０ｅをｎ型に転換し、半導体層１
８の領域１８ａ、１８ｅを更に濃度の高いｎ型に転換
し、半導体層１６の領域１６ａ、１６ｃをｎ型に転換
し、半導体層１４の領域１４ａ、１４ｃを更に濃度の高
いｎ型に転換するに必要な条件に設定することが望まし
い。例えば、加速電圧を３０ｋｅＶ、ドーズ量を２．５
×１０13ｃｍ-2としてイオン注入する（図２（ｃ））。
ル２８をマスクとして、ｎ型のドーパントであるＳｉイ
オンをイオン注入する。イオン注入の条件は、半導体層
２０の領域２０ａ、２０ｅをｎ型に転換し、半導体層１
８の領域１８ａ、１８ｅを更に濃度の高いｎ型に転換
し、半導体層１６の領域１６ａ、１６ｃをｎ型に転換
し、半導体層１４の領域１４ａ、１４ｃを更に濃度の高
いｎ型に転換するに必要な条件に設定することが望まし
い。例えば、加速電圧を３０ｋｅＶ、ドーズ量を２．５
×１０13ｃｍ-2としてイオン注入する（図２（ｃ））。
【００２９】続いて、サイドウォール２８を除去した
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＳｉイオンを電気的に活性化する。こうして、半導
体層２０の領域２０ａ、２０ｅをｎ型に、領域２０ｂ、
２０ｄをｉ型に転換し、半導体層１８の領域１８ｂ、１
８ｄをｎ型に、領域１８ａ、１８ｅを更に濃度の高いｎ
型に転換し、半導体層１６の領域１６ａ、１６ｃをｎ型
に転換し、半導体層１４の領域１４ａ、１４ｃを更に濃
度の高いｎ型に転換する（図３（ａ））。
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＳｉイオンを電気的に活性化する。こうして、半導
体層２０の領域２０ａ、２０ｅをｎ型に、領域２０ｂ、
２０ｄをｉ型に転換し、半導体層１８の領域１８ｂ、１
８ｄをｎ型に、領域１８ａ、１８ｅを更に濃度の高いｎ
型に転換し、半導体層１６の領域１６ａ、１６ｃをｎ型
に転換し、半導体層１４の領域１４ａ、１４ｃを更に濃
度の高いｎ型に転換する（図３（ａ））。
【００３０】この後、半導体層２０の領域２０ａ、２０
ｅ上に、ＡｕＧｅよりなるオーミック電極２４、２６を
それぞれ形成する（図３（ｂ））。このようにして製造
した半導体装置は、相互コンダクタンスが３００ｍＳ／
ｍｍ、ゲート順方向耐圧が１．６Ｖ、閾値電圧が１．０
Ｖであり、ゲート順方向耐圧が高く、ソース／ドレイン
抵抗の小さい良好な特性を有していた。
ｅ上に、ＡｕＧｅよりなるオーミック電極２４、２６を
それぞれ形成する（図３（ｂ））。このようにして製造
した半導体装置は、相互コンダクタンスが３００ｍＳ／
ｍｍ、ゲート順方向耐圧が１．６Ｖ、閾値電圧が１．０
Ｖであり、ゲート順方向耐圧が高く、ソース／ドレイン
抵抗の小さい良好な特性を有していた。
【００３１】このように、本実施形態によれば、ゲート
電極２２直下の領域２０ｃがｐ型、領域２０ｃを挟む領
域２０ｂ、２０ｄがｉ型であり、領域２０ｂ、２０ｄ下
の半導体層１８の領域１８ｂ、１８ｄがｎ型であるの
で、ゲート順方向耐圧を向上できるとともに、ソース／
ドレイン抵抗を低下することができる。これにより、オ
フ時のリーク電流を少なくすることが可能となり、低消
費電力の半導体装置を構成することができる。また、高
いゲート順方向耐圧を得ることができるので、ノーマリ
ーオフ型の素子を構成することができる。
電極２２直下の領域２０ｃがｐ型、領域２０ｃを挟む領
域２０ｂ、２０ｄがｉ型であり、領域２０ｂ、２０ｄ下
の半導体層１８の領域１８ｂ、１８ｄがｎ型であるの
で、ゲート順方向耐圧を向上できるとともに、ソース／
ドレイン抵抗を低下することができる。これにより、オ
フ時のリーク電流を少なくすることが可能となり、低消
費電力の半導体装置を構成することができる。また、高
いゲート順方向耐圧を得ることができるので、ノーマリ
ーオフ型の素子を構成することができる。
【００３２】なお、上記実施形態では、第１段階目のＳ
ｉイオン注入によって半導体層２０の領域２０ａ、２０
ｂ、２０ｄ、２０ｅをｉ型に転換するとしたが、実際に
は完全なｉ型層に転換することは容易ではない。しか
し、本発明による半導体装置ではゲート順方向耐圧を十
分に確保できれば目的を達成しうる。したがって、所望
のゲート順方向耐圧を得られる範囲であれば完全なｉ型
に転換するまでもなく、ｐ型のままであってもよいし、
耐圧を劣化しない程十分に低濃度のｎ型に転換してもよ
い。イオン注入条件は、ゲート順方向耐圧及びソース／
ドレイン抵抗の双方の要求を考慮し、適宜設定すること
が望ましい。 ［第２実施形態］本実施形態の第２実施形態による半導
体装置及びその製造方法について図４乃至図６を用いて
説明する。第１実施形態による半導体装置及びその製造
方法と同一の構成要素には同一の符号を付して説明を省
略又は簡略にする。
ｉイオン注入によって半導体層２０の領域２０ａ、２０
ｂ、２０ｄ、２０ｅをｉ型に転換するとしたが、実際に
は完全なｉ型層に転換することは容易ではない。しか
し、本発明による半導体装置ではゲート順方向耐圧を十
分に確保できれば目的を達成しうる。したがって、所望
のゲート順方向耐圧を得られる範囲であれば完全なｉ型
に転換するまでもなく、ｐ型のままであってもよいし、
耐圧を劣化しない程十分に低濃度のｎ型に転換してもよ
い。イオン注入条件は、ゲート順方向耐圧及びソース／
ドレイン抵抗の双方の要求を考慮し、適宜設定すること
が望ましい。 ［第２実施形態］本実施形態の第２実施形態による半導
体装置及びその製造方法について図４乃至図６を用いて
説明する。第１実施形態による半導体装置及びその製造
方法と同一の構成要素には同一の符号を付して説明を省
略又は簡略にする。
【００３３】図４は本実施形態による半導体装置の構造
を示す概略断面図、図５及び図６は本実施形態による半
導体装置の製造方法を示す工程断面図である。第１実施
形態では、ｎチャネルＦＥＴを例に本発明を説明した
が、本実施形態では、ｐチャネルＦＥＴに適用した例を
説明する。本実施形態による半導体装置は、第１実施形
態による半導体装置において、各半導体層の導電型を逆
導電型にすることによって構成されている。
を示す概略断面図、図５及び図６は本実施形態による半
導体装置の製造方法を示す工程断面図である。第１実施
形態では、ｎチャネルＦＥＴを例に本発明を説明した
が、本実施形態では、ｐチャネルＦＥＴに適用した例を
説明する。本実施形態による半導体装置は、第１実施形
態による半導体装置において、各半導体層の導電型を逆
導電型にすることによって構成されている。
【００３４】すなわち、ｉ型のＧａＡｓ層よりなる膜厚
約５００ｎｍのバッファ層３２と、正孔濃度が約４×１
０18ｃｍ-3のｐ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約
１０ｎｍの半導体層３４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層
よりなる膜厚約５ｎｍの半導体層３６と、ｉ型Ａｌ0.8
Ｇａ0.2Ａｓ層よりなる膜厚約２０ｎｍの半導体層３８
と、電子濃度が２×１０18ｃｍ-3のｎ型ＧａＡｓ層より
なる膜厚約２０ｎｍの半導体層４０とが、半絶縁性Ｇａ
Ａｓ基板１０上に順次積層して形成されている。半導体
層４０上には、ＷＳｉx膜よりなるゲート電極４２が形
成されている。ゲート電極４２の両側には、Ａｕ／Ｚｎ
／Ａｕよりなるオーミック電極４４、４６が独立して形
成されている。
約５００ｎｍのバッファ層３２と、正孔濃度が約４×１
０18ｃｍ-3のｐ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約
１０ｎｍの半導体層３４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層
よりなる膜厚約５ｎｍの半導体層３６と、ｉ型Ａｌ0.8
Ｇａ0.2Ａｓ層よりなる膜厚約２０ｎｍの半導体層３８
と、電子濃度が２×１０18ｃｍ-3のｎ型ＧａＡｓ層より
なる膜厚約２０ｎｍの半導体層４０とが、半絶縁性Ｇａ
Ａｓ基板１０上に順次積層して形成されている。半導体
層４０上には、ＷＳｉx膜よりなるゲート電極４２が形
成されている。ゲート電極４２の両側には、Ａｕ／Ｚｎ
／Ａｕよりなるオーミック電極４４、４６が独立して形
成されている。
【００３５】ここで、ｎ型の半導体層４０は、オーミッ
ク電極４４、４６直下の領域４０ａ、４０ｅがｐ型に転
換され、ゲート電極４２直下の領域４０ｃとｐ型の領域
４０ａ、４０ｅとの間の領域４０ｂ、４０ｄがｉ型に転
換されている。ｉ型の半導体層３８は、ゲート電極４２
直下の領域３８ｃを除く他の領域３８ａ、３８ｂ、３８
ｄ、３８ｅはｐ型に転換されている。
ク電極４４、４６直下の領域４０ａ、４０ｅがｐ型に転
換され、ゲート電極４２直下の領域４０ｃとｐ型の領域
４０ａ、４０ｅとの間の領域４０ｂ、４０ｄがｉ型に転
換されている。ｉ型の半導体層３８は、ゲート電極４２
直下の領域３８ｃを除く他の領域３８ａ、３８ｂ、３８
ｄ、３８ｅはｐ型に転換されている。
【００３６】ｉ型の半導体層３６は、半導体層３８の領
域３８ａ、３８ｅ下の領域３６ａ、３６ｃがｐ型に転換
されている。オーミック電極４４、４６直下の領域４０
ａ、４０ｅ、３８ａ、３８ｅ、３６ａ、３６ｃ、３４
ａ、３４ｃは、オーミック電極４４、４６とオーミック
接続するために低抵抗のｐ型層によって構成されてい
る。
域３８ａ、３８ｅ下の領域３６ａ、３６ｃがｐ型に転換
されている。オーミック電極４４、４６直下の領域４０
ａ、４０ｅ、３８ａ、３８ｅ、３６ａ、３６ｃ、３４
ａ、３４ｃは、オーミック電極４４、４６とオーミック
接続するために低抵抗のｐ型層によって構成されてい
る。
【００３７】半導体層３８は、半導体層３４、３６、４
０を構成する半導体材料よりもバンドギャップが広く、
障壁層として機能するＡｌＧａＡｓ層によって構成され
ている。このようにして半導体装置を構成することによ
り、ｐチャネルＦＥＴにおいても、ゲート順方向耐圧を
高め、ソース／ドレイン抵抗を低減することができる。
０を構成する半導体材料よりもバンドギャップが広く、
障壁層として機能するＡｌＧａＡｓ層によって構成され
ている。このようにして半導体装置を構成することによ
り、ｐチャネルＦＥＴにおいても、ゲート順方向耐圧を
高め、ソース／ドレイン抵抗を低減することができる。
【００３８】次に、本実施形態による半導体装置の製造
方法を図５及び図６を用いて説明する。まず、ＭＯＶＰ
Ｅ法により、ｉ型のＧａＡｓ層よりなる膜厚約５００ｎ
ｍのバッファ層３２と、正孔濃度が約４×１０18ｃｍ-3
のｐ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約１０ｎｍの
半導体層３４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜
厚約５ｎｍの半導体層３６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ
層よりなる膜厚約２０ｎｍの半導体層３８と、電子濃度
が２×１０18ｃｍ-3のｎ型ＧａＡｓ層よりなる膜厚約２
０ｎｍの半導体層４０とを順次堆積する（図５
（ａ））。
方法を図５及び図６を用いて説明する。まず、ＭＯＶＰ
Ｅ法により、ｉ型のＧａＡｓ層よりなる膜厚約５００ｎ
ｍのバッファ層３２と、正孔濃度が約４×１０18ｃｍ-3
のｐ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約１０ｎｍの
半導体層３４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜
厚約５ｎｍの半導体層３６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ
層よりなる膜厚約２０ｎｍの半導体層３８と、電子濃度
が２×１０18ｃｍ-3のｎ型ＧａＡｓ層よりなる膜厚約２
０ｎｍの半導体層４０とを順次堆積する（図５
（ａ））。
【００３９】次いで、例えばスパッタ法によりＷＳｉx
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極４２を形成する。続いて、ゲート電極４２をマスク
として、ｐ型のドーパントであるＭｇイオンをイオン注
入する。イオン注入の条件は、半導体層４０の領域４０
ａ、４０ｂ、４０ｄ、４０ｅをｉ型に転換し、半導体層
３８の領域３８ａ、３８ｂ、３８ｄ、３８ｅをｐ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２５ｋｅＶ、ドーズ量を１×１０14ｃｍ
-2としてイオン注入する（図５（ｂ））。
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極４２を形成する。続いて、ゲート電極４２をマスク
として、ｐ型のドーパントであるＭｇイオンをイオン注
入する。イオン注入の条件は、半導体層４０の領域４０
ａ、４０ｂ、４０ｄ、４０ｅをｉ型に転換し、半導体層
３８の領域３８ａ、３８ｂ、３８ｄ、３８ｅをｐ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２５ｋｅＶ、ドーズ量を１×１０14ｃｍ
-2としてイオン注入する（図５（ｂ））。
【００４０】この後、全面に膜厚約５００ｎｍのＳｉＯ
Ｎ膜を堆積してエッチバックし、ゲート電極２２の側壁
に幅約５００ｎｍのサイドウォール４８を形成する。前
述の領域４０ｂ、４０ｄ、３８ｂ、３８ｄは、ほぼサイ
ドウォール４８直下の半導体層３８、４０の領域に相当
する。次いで、ゲート電極４２及びサイドウォール４８
をマスクとして、ｐ型のドーパントであるＭｇイオンを
イオン注入する。イオン注入の条件は、半導体層４０の
領域４０ａ、４０ｅをｐ型に転換し、半導体層３８の領
域３８ａ、３８ｅを更に濃度の高いｐ型に転換し、半導
体層３６の領域３６ａ、３６ｃをｐ型に転換し、半導体
層３４の領域３４ａ、３４ｃを更に濃度の高いｐ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を４０ｋｅＶ、ドーズ量を１×１０15ｃｍ
-2としてイオン注入する（図５（ｃ））。
Ｎ膜を堆積してエッチバックし、ゲート電極２２の側壁
に幅約５００ｎｍのサイドウォール４８を形成する。前
述の領域４０ｂ、４０ｄ、３８ｂ、３８ｄは、ほぼサイ
ドウォール４８直下の半導体層３８、４０の領域に相当
する。次いで、ゲート電極４２及びサイドウォール４８
をマスクとして、ｐ型のドーパントであるＭｇイオンを
イオン注入する。イオン注入の条件は、半導体層４０の
領域４０ａ、４０ｅをｐ型に転換し、半導体層３８の領
域３８ａ、３８ｅを更に濃度の高いｐ型に転換し、半導
体層３６の領域３６ａ、３６ｃをｐ型に転換し、半導体
層３４の領域３４ａ、３４ｃを更に濃度の高いｐ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を４０ｋｅＶ、ドーズ量を１×１０15ｃｍ
-2としてイオン注入する（図５（ｃ））。
【００４１】続いて、サイドウォール４８を除去した
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＭｇイオンを電気的に活性化する。こうして、半導
体層４０の領域４０ａ、４０ｅをｐ型に、領域４０ｂ、
４０ｄをｉ型に転換し、半導体層３８の領域３８ｂ、３
８ｄをｐ型に、領域３８ａ、３８ｅを更に濃度の高いｐ
型に転換し、半導体層３６の領域３６ａ、３６ｃをｎ型
に転換し、半導体層３４の領域３４ａ、３４ｃを更に濃
度の高いｐ型に転換する（図６（ａ））。
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＭｇイオンを電気的に活性化する。こうして、半導
体層４０の領域４０ａ、４０ｅをｐ型に、領域４０ｂ、
４０ｄをｉ型に転換し、半導体層３８の領域３８ｂ、３
８ｄをｐ型に、領域３８ａ、３８ｅを更に濃度の高いｐ
型に転換し、半導体層３６の領域３６ａ、３６ｃをｎ型
に転換し、半導体層３４の領域３４ａ、３４ｃを更に濃
度の高いｐ型に転換する（図６（ａ））。
【００４２】この後、半導体層４０の領域４０ａ、４０
ｅ上に、Ａｕ／Ｚｎ／Ａｕよりなるオーミック電極４
４、４６をそれぞれ形成する（図６（ｂ））。このよう
にして製造した半導体装置は、相互コンダクタンスが６
０ｍＳ／ｍｍ、ゲート順方向耐圧が−２．０Ｖ、閾値電
圧が−０．８Ｖであり、ゲート順方向耐圧が高く、ソー
ス／ドレイン抵抗の小さい良好な特性を有していた。
ｅ上に、Ａｕ／Ｚｎ／Ａｕよりなるオーミック電極４
４、４６をそれぞれ形成する（図６（ｂ））。このよう
にして製造した半導体装置は、相互コンダクタンスが６
０ｍＳ／ｍｍ、ゲート順方向耐圧が−２．０Ｖ、閾値電
圧が−０．８Ｖであり、ゲート順方向耐圧が高く、ソー
ス／ドレイン抵抗の小さい良好な特性を有していた。
【００４３】このように、本実施形態によれば、ゲート
電極４２直下の領域４０ｃがｎ型、領域４０ｃを挟む領
域４０ｂ、４０ｄがｉ型であり、領域４０ｂ、４０ｄ下
の半導体層３８の領域３８ｂ、３８ｄがｐ型であるの
で、ｐチャネルＦＥＴにおいても、ゲート順方向耐圧を
向上できるとともにソース／ドレイン抵抗を低下するこ
とができる。これにより、オフ時のリーク電流を少なく
することが可能となり、低消費電力の半導体装置を構成
することができる。また、高いゲート順方向耐圧を得る
ことができるので、ノーマリーオフ型の素子を構成する
ことができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図７及び図８を用いて説明する。
第１又は第２実施形態による半導体装置及びその製造方
法と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。
電極４２直下の領域４０ｃがｎ型、領域４０ｃを挟む領
域４０ｂ、４０ｄがｉ型であり、領域４０ｂ、４０ｄ下
の半導体層３８の領域３８ｂ、３８ｄがｐ型であるの
で、ｐチャネルＦＥＴにおいても、ゲート順方向耐圧を
向上できるとともにソース／ドレイン抵抗を低下するこ
とができる。これにより、オフ時のリーク電流を少なく
することが可能となり、低消費電力の半導体装置を構成
することができる。また、高いゲート順方向耐圧を得る
ことができるので、ノーマリーオフ型の素子を構成する
ことができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図７及び図８を用いて説明する。
第１又は第２実施形態による半導体装置及びその製造方
法と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。
【００４４】図７及び図８は本実施形態による半導体装
置及びその製造方法を示す概略断面図である。相補型の
集積回路を構成するためには、ｎチャネルの素子とｐチ
ャネルの素子を同一基板上に形成する必要がある。本実
施形態では、一の基板上にこれら素子を形成する場合に
ついて説明する。
置及びその製造方法を示す概略断面図である。相補型の
集積回路を構成するためには、ｎチャネルの素子とｐチ
ャネルの素子を同一基板上に形成する必要がある。本実
施形態では、一の基板上にこれら素子を形成する場合に
ついて説明する。
【００４５】まず、ＭＯＶＰＥ法により、半絶縁性Ｇａ
Ａｓ基板１０上に、ｉ型のＧａＡｓ層よりなる膜厚約５
００ｎｍのバッファ層１２と、電子濃度が約１×１０18
ｃｍ -3のｎ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約１０
ｎｍの半導体層１４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層より
なる膜厚約５ｎｍの半導体層１６と、ｉ型Ａｌ0.8Ｇａ
0.2Ａｓ層よりなる膜厚約２０ｎｍの半導体層１８と、
正孔濃度が約５×１０1 7ｃｍ-3のｐ型ＧａＡｓ層よりな
る膜厚約２０ｎｍの半導体層２０と、ｉ型Ａｌ0 .25Ｇａ
0.75Ａｓ層よりなる膜厚約５ｎｍのエッチングストッパ
膜３０と、ｉ型のＧａＡｓ層よりなる膜厚約５００ｎｍ
のバッファ層３２と、正孔濃度が約４×１０18ｃｍ-3の
ｐ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約１０ｎｍの半
導体層３４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚
約５ｎｍの半導体層３６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ層
よりなる膜厚約２０ｎｍの半導体層３８と、電子濃度が
２×１０18ｃｍ-3のｎ型ＧａＡｓ層よりなる膜厚約２０
ｎｍの半導体層４０とを順次堆積する（図７（ａ））。
Ａｓ基板１０上に、ｉ型のＧａＡｓ層よりなる膜厚約５
００ｎｍのバッファ層１２と、電子濃度が約１×１０18
ｃｍ -3のｎ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約１０
ｎｍの半導体層１４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層より
なる膜厚約５ｎｍの半導体層１６と、ｉ型Ａｌ0.8Ｇａ
0.2Ａｓ層よりなる膜厚約２０ｎｍの半導体層１８と、
正孔濃度が約５×１０1 7ｃｍ-3のｐ型ＧａＡｓ層よりな
る膜厚約２０ｎｍの半導体層２０と、ｉ型Ａｌ0 .25Ｇａ
0.75Ａｓ層よりなる膜厚約５ｎｍのエッチングストッパ
膜３０と、ｉ型のＧａＡｓ層よりなる膜厚約５００ｎｍ
のバッファ層３２と、正孔濃度が約４×１０18ｃｍ-3の
ｐ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚約１０ｎｍの半
導体層３４と、ｉ型Ｉｎ0.2Ｇａ0.8Ａｓ層よりなる膜厚
約５ｎｍの半導体層３６と、ｉ型Ａｌ0.8Ｇａ0.2Ａｓ層
よりなる膜厚約２０ｎｍの半導体層３８と、電子濃度が
２×１０18ｃｍ-3のｎ型ＧａＡｓ層よりなる膜厚約２０
ｎｍの半導体層４０とを順次堆積する（図７（ａ））。
【００４６】次いで、ｎチャネルＦＥＴを形成する領域
の半導体層４０、３８、３６、３４、バッファ層３２
を、エッチングストッパ膜３０をストッパとしてエッチ
ング除去する（図７（ｂ））。続いて、例えばアンモニ
ア系のエッチング液を用い、ｎチャネルＦＥＴを形成す
る領域のエッチングストッパ膜３２を除去する。こうし
て、ｐチャネルＦＥＴを形成する領域には半導体層４０
を露出し、ｎチャネルＦＥＴを形成する領域には半導体
層２０を露出する（図８（ａ））。
の半導体層４０、３８、３６、３４、バッファ層３２
を、エッチングストッパ膜３０をストッパとしてエッチ
ング除去する（図７（ｂ））。続いて、例えばアンモニ
ア系のエッチング液を用い、ｎチャネルＦＥＴを形成す
る領域のエッチングストッパ膜３２を除去する。こうし
て、ｐチャネルＦＥＴを形成する領域には半導体層４０
を露出し、ｎチャネルＦＥＴを形成する領域には半導体
層２０を露出する（図８（ａ））。
【００４７】この後、第１又は第２実施形態による半導
体装置の製造方法と同様にして、半導体層４０上にｐチ
ャネルＦＥＴを形成し、半導体層２０上にｎチャネルＦ
ＥＴを形成する（図８（ｂ））。このようにすることに
より、一の半導体基板上にｎチャネルＦＥＴとｐチャネ
ルＦＥＴとを形成することができるので、これら素子に
よって相補型の集積回路を構成することができる。
体装置の製造方法と同様にして、半導体層４０上にｐチ
ャネルＦＥＴを形成し、半導体層２０上にｎチャネルＦ
ＥＴを形成する（図８（ｂ））。このようにすることに
より、一の半導体基板上にｎチャネルＦＥＴとｐチャネ
ルＦＥＴとを形成することができるので、これら素子に
よって相補型の集積回路を構成することができる。
【００４８】このように、本実施形態によれば、ゲート
順方向耐圧が高く、ソース／ドレイン抵抗が小さいｎチ
ャネルＦＥＴ及びｐチャネルＦＥＴを一の半導体基板上
に形成することができるので、これら素子によって相補
型の集積回路を構成することができる。なお、第１乃至
第３実施形態では、基板として半絶縁性のＧａＡｓ基板
を、半導体層２０、４０としてＧａＡｓ層を、半導体層
１８、３８としてＡｌＧａＡｓ層を、チャネルとなる半
導体層１４、１６、３４、３６としてＩｎＧａＡｓ層を
適用したが、他の材料によって構成してもよい。
順方向耐圧が高く、ソース／ドレイン抵抗が小さいｎチ
ャネルＦＥＴ及びｐチャネルＦＥＴを一の半導体基板上
に形成することができるので、これら素子によって相補
型の集積回路を構成することができる。なお、第１乃至
第３実施形態では、基板として半絶縁性のＧａＡｓ基板
を、半導体層２０、４０としてＧａＡｓ層を、半導体層
１８、３８としてＡｌＧａＡｓ層を、チャネルとなる半
導体層１４、１６、３４、３６としてＩｎＧａＡｓ層を
適用したが、他の材料によって構成してもよい。
【００４９】例えば、基板としてＩｎＰ基板を用い、半
導体層２０、１８、４０、３８としてＩｎ0.5Ａｌ0.5Ａ
ｓ層を用い、半導体層１６、１４、３６、３４としてＩ
ｎyＡｌ1-yＡｓ層（０．５３≦ｙ≦０．７５）を適用す
ることができる。 ［第４実施形態］本発明の第４実施形態による半導体装
置及びその製造方法を図９乃至図１１を用いて説明す
る。
導体層２０、１８、４０、３８としてＩｎ0.5Ａｌ0.5Ａ
ｓ層を用い、半導体層１６、１４、３６、３４としてＩ
ｎyＡｌ1-yＡｓ層（０．５３≦ｙ≦０．７５）を適用す
ることができる。 ［第４実施形態］本発明の第４実施形態による半導体装
置及びその製造方法を図９乃至図１１を用いて説明す
る。
【００５０】図９は本実施形態による半導体装置の構造
を示す概略断面図、図１０及び図１１は本実施形態によ
る半導体装置の製造方法を示す工程断面図である。第１
乃至第３実施形態では、ＩｎＧａＡｓ系化合物半導体を
用いた半導体装置について説明したが、ＧａＡｓ層のみ
によっても同様の効果を有する半導体装置を構成するこ
ともできる。
を示す概略断面図、図１０及び図１１は本実施形態によ
る半導体装置の製造方法を示す工程断面図である。第１
乃至第３実施形態では、ＩｎＧａＡｓ系化合物半導体を
用いた半導体装置について説明したが、ＧａＡｓ層のみ
によっても同様の効果を有する半導体装置を構成するこ
ともできる。
【００５１】本実施形態では、ＧａＡｓ層のみによって
構成されたｎチャネルＭＥＳＦＥＴについて説明する。
本実施形態による半導体装置は、ｉ型のＧａＡｓ層より
なる膜厚約５００ｎｍのバッファ層５２と、電子濃度が
約５×１０17ｃｍ-3のｎ型ＧａＡｓ層よりなる膜厚約３
０ｎｍの半導体層５４と、ｉ型ＧａＡｓ層よりなる膜厚
約４０ｎｍの半導体層５６と、正孔濃度が約５×１０17
ｃｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０ｎｍの半導
体層５８とが、半絶縁性ＧａＡｓ基板５０上に順次積層
して形成されている。半導体層５８上には、ＷＳｉx膜
よりなるゲート電極６０が形成されている。ゲート電極
６０の両側には、ＡｕＧｅ合金よりなるオーミック電極
６２、６４が独立して形成されている。
構成されたｎチャネルＭＥＳＦＥＴについて説明する。
本実施形態による半導体装置は、ｉ型のＧａＡｓ層より
なる膜厚約５００ｎｍのバッファ層５２と、電子濃度が
約５×１０17ｃｍ-3のｎ型ＧａＡｓ層よりなる膜厚約３
０ｎｍの半導体層５４と、ｉ型ＧａＡｓ層よりなる膜厚
約４０ｎｍの半導体層５６と、正孔濃度が約５×１０17
ｃｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０ｎｍの半導
体層５８とが、半絶縁性ＧａＡｓ基板５０上に順次積層
して形成されている。半導体層５８上には、ＷＳｉx膜
よりなるゲート電極６０が形成されている。ゲート電極
６０の両側には、ＡｕＧｅ合金よりなるオーミック電極
６２、６４が独立して形成されている。
【００５２】ここで、ｐ型の半導体層５８は、オーミッ
ク電極６２、６４直下の領域５８ａ、５８ｅがｎ型に転
換され、ゲート電極６０直下の領域５８ｃとｎ型の領域
５８ａ、５８ｅとの間の領域５８ｂ、５８ｄがｉ型に転
換されている。ｉ型の半導体層５６は、ゲート電極６０
直下の領域５６ｃを除く他の領域５６ａ、５６ｂ、５６
ｄ、５６ｅはｎ型に転換されている。
ク電極６２、６４直下の領域５８ａ、５８ｅがｎ型に転
換され、ゲート電極６０直下の領域５８ｃとｎ型の領域
５８ａ、５８ｅとの間の領域５８ｂ、５８ｄがｉ型に転
換されている。ｉ型の半導体層５６は、ゲート電極６０
直下の領域５６ｃを除く他の領域５６ａ、５６ｂ、５６
ｄ、５６ｅはｎ型に転換されている。
【００５３】ｎ型の半導体層５４は、半導体層５６の領
域５６ａ、５６ｃ下の領域５４ａ、５４ｃがより高濃度
のｎ型に転換されている（図９）。このように、本実施
形態による半導体装置は、ゲート電極６０直下の領域５
８ｃがｐ型であり、領域５８ｃを挟む領域５８ｂ、５８
ｄがｉ型であることに特徴がある。
域５６ａ、５６ｃ下の領域５４ａ、５４ｃがより高濃度
のｎ型に転換されている（図９）。このように、本実施
形態による半導体装置は、ゲート電極６０直下の領域５
８ｃがｐ型であり、領域５８ｃを挟む領域５８ｂ、５８
ｄがｉ型であることに特徴がある。
【００５４】このようにして半導体装置を構成すること
により、第１実施形態による半導体装置の場合と同様
に、ゲート順方向耐圧を高め、ソース／ドレイン抵抗を
低減することができる。次に、本実施形態による半導体
装置の製造方法を図１０及び図１１を用いて説明する。
により、第１実施形態による半導体装置の場合と同様
に、ゲート順方向耐圧を高め、ソース／ドレイン抵抗を
低減することができる。次に、本実施形態による半導体
装置の製造方法を図１０及び図１１を用いて説明する。
【００５５】まず、ＭＯＶＰＥ法により、半絶縁性Ｇａ
Ａｓ基板５０上に、ｉ型のＧａＡｓ層よりなる膜厚約５
００ｎｍのバッファ層５２と、電子濃度が約５×１０17
ｃｍ -3のｎ型ＧａＡｓ層よりなる膜厚約３０ｎｍの半導
体層５４と、ｉ型ＧａＡｓ層よりなる膜厚約４０ｎｍの
半導体層５６と、正孔濃度が約５×１０17ｃｍ-3のｐ型
ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体層５８とを
順次堆積する（図１０（ａ））。
Ａｓ基板５０上に、ｉ型のＧａＡｓ層よりなる膜厚約５
００ｎｍのバッファ層５２と、電子濃度が約５×１０17
ｃｍ -3のｎ型ＧａＡｓ層よりなる膜厚約３０ｎｍの半導
体層５４と、ｉ型ＧａＡｓ層よりなる膜厚約４０ｎｍの
半導体層５６と、正孔濃度が約５×１０17ｃｍ-3のｐ型
ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体層５８とを
順次堆積する（図１０（ａ））。
【００５６】次いで、例えばスパッタ法によりＷＳｉx
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極６０を形成する。続いて、ゲート電極６０をマスク
として、ｎ型のドーパントであるＳｉイオンをイオン注
入する。イオン注入の条件は、半導体層５８の領域５８
ａ、５８ｂ、５８ｄ、５８ｅをｉ型に転換し、半導体層
５６の領域５６ａ、５６ｂ、５６ｄ、５６ｅをｎ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２０ｋｅＶ、ドーズ量を２．５×１０13
ｃｍ-2としてイオン注入する（図１０（ｂ））。
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極６０を形成する。続いて、ゲート電極６０をマスク
として、ｎ型のドーパントであるＳｉイオンをイオン注
入する。イオン注入の条件は、半導体層５８の領域５８
ａ、５８ｂ、５８ｄ、５８ｅをｉ型に転換し、半導体層
５６の領域５６ａ、５６ｂ、５６ｄ、５６ｅをｎ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２０ｋｅＶ、ドーズ量を２．５×１０13
ｃｍ-2としてイオン注入する（図１０（ｂ））。
【００５７】この後、全面に膜厚約５００ｎｍのＳｉＯ
Ｎ膜を堆積してエッチバックし、ゲート電極６０の側壁
に幅約５００ｎｍのサイドウォール６６を形成する。前
述の領域５８ｂ、５８ｄ、５８ｂ、５８ｄは、ほぼサイ
ドウォール６６直下の半導体層５８、５６の領域に相当
する。次いで、ゲート電極６０及びサイドウォール６６
をマスクとして、ｎ型のドーパントであるＳｉイオンを
イオン注入する。イオン注入の条件は、半導体層５８の
領域５８ａ、５８ｅをｎ型に転換し、半導体層５６の領
域５６ａ、５６ｅを更に濃度の高いｎ型に転換し、半導
体層５４の領域５４ａ、５４ｃを更に濃度の高いｎ型に
転換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を５０ｋｅＶ、ドーズ量を２．５×１０13
ｃｍ-2としてイオン注入する（図１０（ｃ））。
Ｎ膜を堆積してエッチバックし、ゲート電極６０の側壁
に幅約５００ｎｍのサイドウォール６６を形成する。前
述の領域５８ｂ、５８ｄ、５８ｂ、５８ｄは、ほぼサイ
ドウォール６６直下の半導体層５８、５６の領域に相当
する。次いで、ゲート電極６０及びサイドウォール６６
をマスクとして、ｎ型のドーパントであるＳｉイオンを
イオン注入する。イオン注入の条件は、半導体層５８の
領域５８ａ、５８ｅをｎ型に転換し、半導体層５６の領
域５６ａ、５６ｅを更に濃度の高いｎ型に転換し、半導
体層５４の領域５４ａ、５４ｃを更に濃度の高いｎ型に
転換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を５０ｋｅＶ、ドーズ量を２．５×１０13
ｃｍ-2としてイオン注入する（図１０（ｃ））。
【００５８】続いて、サイドウォール６６を除去した
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＳｉイオンを電気的に活性化する。こうして、半導
体層５８の領域５８ａ、５８ｅをｎ型に、領域５８ｂ、
５８ｄをｉ型に転換し、半導体層５６の領域５６ｂ、５
６ｄをｎ型に、領域５６ａ、５６ｅを更に濃度の高いｎ
型に転換し、半導体層５４の領域５４ａ、５４ｃを更に
濃度の高いｎ型に転換する（図１１（ａ））。
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＳｉイオンを電気的に活性化する。こうして、半導
体層５８の領域５８ａ、５８ｅをｎ型に、領域５８ｂ、
５８ｄをｉ型に転換し、半導体層５６の領域５６ｂ、５
６ｄをｎ型に、領域５６ａ、５６ｅを更に濃度の高いｎ
型に転換し、半導体層５４の領域５４ａ、５４ｃを更に
濃度の高いｎ型に転換する（図１１（ａ））。
【００５９】この後、半導体層５８の領域５８ａ、５８
ｅ上に、ＡｕＧｅよりなるオーミック電極６２、６４を
それぞれ形成する（図１１（ｂ））。このようにして製
造した半導体装置は、相互コンダクタンスが１８０ｍＳ
／ｍｍ、ゲート順方向耐圧が１．０Ｖ、閾値電圧が０．
５Ｖであり、ゲート順方向耐圧が高く、ソース／ドレイ
ン抵抗の小さい良好な特性を有していた。
ｅ上に、ＡｕＧｅよりなるオーミック電極６２、６４を
それぞれ形成する（図１１（ｂ））。このようにして製
造した半導体装置は、相互コンダクタンスが１８０ｍＳ
／ｍｍ、ゲート順方向耐圧が１．０Ｖ、閾値電圧が０．
５Ｖであり、ゲート順方向耐圧が高く、ソース／ドレイ
ン抵抗の小さい良好な特性を有していた。
【００６０】このように、本実施形態によれば、ゲート
電極６０直下の領域５８ｃがｐ型、領域５８ｃを挟む領
域５８ｂ、５８ｄがｉ型であり、領域５８ｂ、５８ｄ下
の半導体層５６の領域５６ｂ、５６ｄがｎ型のｎチャネ
ルＭＥＳＦＥＴを構成するので、ＧａＡｓ層のみよりな
るＭＥＳＦＥＴにおいてもゲート順方向耐圧を向上し、
ソース／ドレイン抵抗を低下することができる。 ［第５実施形態］本発明の第５実施形態による半導体装
置及びその製造方法を図１２乃至図１４を用いて説明す
る。
電極６０直下の領域５８ｃがｐ型、領域５８ｃを挟む領
域５８ｂ、５８ｄがｉ型であり、領域５８ｂ、５８ｄ下
の半導体層５６の領域５６ｂ、５６ｄがｎ型のｎチャネ
ルＭＥＳＦＥＴを構成するので、ＧａＡｓ層のみよりな
るＭＥＳＦＥＴにおいてもゲート順方向耐圧を向上し、
ソース／ドレイン抵抗を低下することができる。 ［第５実施形態］本発明の第５実施形態による半導体装
置及びその製造方法を図１２乃至図１４を用いて説明す
る。
【００６１】図１２は本実施形態による半導体装置の構
造を示す概略断面図、図１３及び図１４は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。本
実施形態では、ＧａＡｓ層のみによって構成されたｐチ
ャネルＭＥＳＦＥＴについて説明する。本実施形態によ
る半導体装置は、ｉ型のＧａＡｓ層よりなる膜厚約５０
０ｎｍのバッファ層７２と、正孔濃度が約２×１０18ｃ
ｍ-3のｐ型ＧａＡｓ層よりなる膜厚約３０ｎｍの半導体
層７４と、ｉ型ＧａＡｓ層よりなる膜厚約４０ｎｍの半
導体層７６と、電子濃度が約２×１０18ｃｍ-3のｎ型Ｇ
ａＡｓ層よりなる膜厚約２０ｎｍの半導体層７８とが、
半絶縁性ＧａＡｓ基板５０上に順次積層して形成されて
いる。半導体層７８上には、ＷＳｉx膜よりなるゲート
電極８０が形成されている。ゲート電極８０の両側に
は、Ａｕ／Ｚｎ／Ａｕよりなるオーミック電極８２、８
４が独立して形成されている。ここで、ｎ型の半導体層
７８は、オーミック電極８２、８４直下の領域７８ａ、
７８ｅがｐ型に転換され、ゲート電極８０直下の領域７
８ｃとｐ型の領域７８ａ、７８ｅとの間の領域７８ｂ、
７８ｄがｉ型に転換されている。
造を示す概略断面図、図１３及び図１４は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。本
実施形態では、ＧａＡｓ層のみによって構成されたｐチ
ャネルＭＥＳＦＥＴについて説明する。本実施形態によ
る半導体装置は、ｉ型のＧａＡｓ層よりなる膜厚約５０
０ｎｍのバッファ層７２と、正孔濃度が約２×１０18ｃ
ｍ-3のｐ型ＧａＡｓ層よりなる膜厚約３０ｎｍの半導体
層７４と、ｉ型ＧａＡｓ層よりなる膜厚約４０ｎｍの半
導体層７６と、電子濃度が約２×１０18ｃｍ-3のｎ型Ｇ
ａＡｓ層よりなる膜厚約２０ｎｍの半導体層７８とが、
半絶縁性ＧａＡｓ基板５０上に順次積層して形成されて
いる。半導体層７８上には、ＷＳｉx膜よりなるゲート
電極８０が形成されている。ゲート電極８０の両側に
は、Ａｕ／Ｚｎ／Ａｕよりなるオーミック電極８２、８
４が独立して形成されている。ここで、ｎ型の半導体層
７８は、オーミック電極８２、８４直下の領域７８ａ、
７８ｅがｐ型に転換され、ゲート電極８０直下の領域７
８ｃとｐ型の領域７８ａ、７８ｅとの間の領域７８ｂ、
７８ｄがｉ型に転換されている。
【００６２】ｉ型の半導体層７６は、ゲート電極８０直
下の領域７６ｃを除く他の領域７６ａ、７６ｂ、７６
ｄ、７６ｅはｐ型に転換されている。ｐ型の半導体層７
４は、半導体層７６の領域７６ａ、７６ｃ下の領域７４
ａ、７４ｃがより高濃度のｐ型に転換されている（図１
２）。このように、本実施形態による半導体装置は、ゲ
ート電極８０直下の領域７８ｃがｐ型であり、領域７８
ｃを挟む領域７８ｂ、７８ｄがｉ型であることに特徴が
ある。
下の領域７６ｃを除く他の領域７６ａ、７６ｂ、７６
ｄ、７６ｅはｐ型に転換されている。ｐ型の半導体層７
４は、半導体層７６の領域７６ａ、７６ｃ下の領域７４
ａ、７４ｃがより高濃度のｐ型に転換されている（図１
２）。このように、本実施形態による半導体装置は、ゲ
ート電極８０直下の領域７８ｃがｐ型であり、領域７８
ｃを挟む領域７８ｂ、７８ｄがｉ型であることに特徴が
ある。
【００６３】このようにして半導体装置を構成すること
により、第２実施形態による半導体装置の場合と同様
に、ゲート順方向耐圧を高め、ソース／ドレイン抵抗を
低減することができる。次に、本実施形態による半導体
装置の製造方法を図１３及び図１４を用いて説明する。
により、第２実施形態による半導体装置の場合と同様
に、ゲート順方向耐圧を高め、ソース／ドレイン抵抗を
低減することができる。次に、本実施形態による半導体
装置の製造方法を図１３及び図１４を用いて説明する。
【００６４】まず、ＭＯＶＰＥ法により、半絶縁性Ｇａ
Ａｓ基板５０上に、ｉ型のＧａＡｓ層よりなる膜厚約５
００ｎｍのバッファ層７２と、正孔濃度が約２×１０18
ｃｍ -3のｐ型ＧａＡｓ層よりなる膜厚約３０ｎｍの半導
体層７４と、ｉ型ＧａＡｓ層よりなる膜厚約４０ｎｍの
半導体層７６と、電子濃度が約２×１０18ｃｍ-3のｎ型
ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体層７８とを
順次堆積する（図１３（ａ））。
Ａｓ基板５０上に、ｉ型のＧａＡｓ層よりなる膜厚約５
００ｎｍのバッファ層７２と、正孔濃度が約２×１０18
ｃｍ -3のｐ型ＧａＡｓ層よりなる膜厚約３０ｎｍの半導
体層７４と、ｉ型ＧａＡｓ層よりなる膜厚約４０ｎｍの
半導体層７６と、電子濃度が約２×１０18ｃｍ-3のｎ型
ＧａＡｓ層よりなる膜厚約２０ｎｍの半導体層７８とを
順次堆積する（図１３（ａ））。
【００６５】次いで、例えばスパッタ法によりＷＳｉx
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極８０を形成する。続いて、ゲート電極８０をマスク
として、ｐ型のドーパントであるＭｇイオンをイオン注
入する。イオン注入の条件は、半導体層７８の領域７８
ａ、７８ｂ、７８ｄ、７８ｅをｉ型に転換し、半導体層
７６の領域７６ａ、７６ｂ、７６ｄ、７６ｅをｎ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２５ｋｅＶ、ドーズ量を１×１０14ｃｍ
-2としてイオン注入する（図１３（ｂ））。
膜を堆積してパターニングし、ゲート長１μｍのゲート
電極８０を形成する。続いて、ゲート電極８０をマスク
として、ｐ型のドーパントであるＭｇイオンをイオン注
入する。イオン注入の条件は、半導体層７８の領域７８
ａ、７８ｂ、７８ｄ、７８ｅをｉ型に転換し、半導体層
７６の領域７６ａ、７６ｂ、７６ｄ、７６ｅをｎ型に転
換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を２５ｋｅＶ、ドーズ量を１×１０14ｃｍ
-2としてイオン注入する（図１３（ｂ））。
【００６６】この後、全面に膜厚約５００ｎｍのＳｉＯ
Ｎ膜を堆積してエッチバックし、ゲート電極８０の側壁
に幅約５００ｎｍのサイドウォール８６を形成する。前
述の領域７８ｂ、７８ｄ、７８ｂ、７８ｄは、ほぼサイ
ドウォール８６直下の半導体層７８、７６の領域に相当
する。次いで、ゲート電極８０及びサイドウォール８６
をマスクとして、ｐ型のドーパントであるＭｇイオンを
イオン注入する。イオン注入の条件は、半導体層７８の
領域７８ａ、７８ｅをｎ型に転換し、半導体層７６の領
域７６ａ、７６ｅを更に濃度の高いｐ型に転換し、半導
体層７４の領域７４ａ、７４ｃを更に濃度の高いｐ型に
転換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を６０ｋｅＶ、ドーズ量を１×１０15ｃｍ
-2としてイオン注入する（図１３（ｃ））。
Ｎ膜を堆積してエッチバックし、ゲート電極８０の側壁
に幅約５００ｎｍのサイドウォール８６を形成する。前
述の領域７８ｂ、７８ｄ、７８ｂ、７８ｄは、ほぼサイ
ドウォール８６直下の半導体層７８、７６の領域に相当
する。次いで、ゲート電極８０及びサイドウォール８６
をマスクとして、ｐ型のドーパントであるＭｇイオンを
イオン注入する。イオン注入の条件は、半導体層７８の
領域７８ａ、７８ｅをｎ型に転換し、半導体層７６の領
域７６ａ、７６ｅを更に濃度の高いｐ型に転換し、半導
体層７４の領域７４ａ、７４ｃを更に濃度の高いｐ型に
転換するに必要な条件に設定することが望ましい。例え
ば、加速電圧を６０ｋｅＶ、ドーズ量を１×１０15ｃｍ
-2としてイオン注入する（図１３（ｃ））。
【００６７】続いて、サイドウォール８６を除去した
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＭｇイオンを電気的に活性化する。こうして、半導
体層７８の領域７８ａ、７８ｅをｐ型に、領域７８ｂ、
７８ｄをｉ型に転換し、半導体層７６の領域７６ｂ、７
６ｄをｐ型に、領域７６ａ、７６ｅを更に濃度の高いｐ
型に転換し、半導体層７４の領域７４ａ、７４ｃを更に
濃度の高いｎ型に転換する（図１４（ａ））。
後、８５０℃、１０秒間の活性化アニールを行い、注入
したＭｇイオンを電気的に活性化する。こうして、半導
体層７８の領域７８ａ、７８ｅをｐ型に、領域７８ｂ、
７８ｄをｉ型に転換し、半導体層７６の領域７６ｂ、７
６ｄをｐ型に、領域７６ａ、７６ｅを更に濃度の高いｐ
型に転換し、半導体層７４の領域７４ａ、７４ｃを更に
濃度の高いｎ型に転換する（図１４（ａ））。
【００６８】この後、半導体層７８の領域７８ａ、７８
ｅ上に、Ａｕ／Ｚｎ／Ａｕよりなるオーミック電極８
２、８４をそれぞれ形成する（図１４（ｂ））。このよ
うにして製造した半導体装置は、相互コンダクタンスが
３５ｍＳ／ｍｍ、ゲート順方向耐圧が−１．２Ｖ、閾値
電圧が−０．３Ｖであり、ゲート順方向耐圧が高く、ソ
ース／ドレイン抵抗の小さい良好な特性を有していた。
ｅ上に、Ａｕ／Ｚｎ／Ａｕよりなるオーミック電極８
２、８４をそれぞれ形成する（図１４（ｂ））。このよ
うにして製造した半導体装置は、相互コンダクタンスが
３５ｍＳ／ｍｍ、ゲート順方向耐圧が−１．２Ｖ、閾値
電圧が−０．３Ｖであり、ゲート順方向耐圧が高く、ソ
ース／ドレイン抵抗の小さい良好な特性を有していた。
【００６９】このように、本実施形態によれば、ゲート
電極８０直下の領域７８ｃがｎ型、領域７８ｃを挟む領
域７８ｂ、７８ｄがｉ型であり、領域７８ｂ、７８ｄ下
の半導体層７６の領域７６ｂ、５６ｄがｐ型のｐチャネ
ルＭＥＳＦＥＴを構成するので、ｐチャネルのＧａＡｓ
ＭＥＳＦＥＴにおいてもゲート順方向耐圧を向上し、ソ
ース／ドレイン抵抗を低下することができる。 ［第６実施形態］本発明の第６実施形態による半導体装
置及びその製造方法を図１５及び図１６を用いて説明す
る。第４又は第５実施形態による半導体装置及びその製
造方法と同一の構成要素には同一の符号を付して説明を
省略又は簡略にする。
電極８０直下の領域７８ｃがｎ型、領域７８ｃを挟む領
域７８ｂ、７８ｄがｉ型であり、領域７８ｂ、７８ｄ下
の半導体層７６の領域７６ｂ、５６ｄがｐ型のｐチャネ
ルＭＥＳＦＥＴを構成するので、ｐチャネルのＧａＡｓ
ＭＥＳＦＥＴにおいてもゲート順方向耐圧を向上し、ソ
ース／ドレイン抵抗を低下することができる。 ［第６実施形態］本発明の第６実施形態による半導体装
置及びその製造方法を図１５及び図１６を用いて説明す
る。第４又は第５実施形態による半導体装置及びその製
造方法と同一の構成要素には同一の符号を付して説明を
省略又は簡略にする。
【００７０】図１５及び図１６は本実施形態による半導
体装置及びその製造方法を示す概略断面図である。。本
実施形態では、ＧａＡｓＭＥＳＦＥＴによって相補型の
集積回路を構成する場合を説明する。まず、ＭＯＶＰＥ
法により、半絶縁性ＧａＡｓ基板５０上に、ｉ型のＧａ
Ａｓ層よりなる膜厚約５００ｎｍのバッファ層５２と、
電子濃度が約５×１０17ｃｍ -3のｎ型ＧａＡｓ層よりな
る膜厚約３０ｎｍの半導体層５４と、ｉ型ＧａＡｓ層よ
りなる膜厚約４０ｎｍの半導体層５６と、正孔濃度が約
５×１０17ｃｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０
ｎｍの半導体層５８と、ｉ型Ａｌ0.25Ｇａ0.75Ａｓ層よ
りなる膜厚約５ｎｍのエッチングストッパ膜６８と、ｉ
型のＧａＡｓ層よりなる膜厚約５００ｎｍのバッファ層
７２と、正孔濃度が約２×１０18ｃｍ-3のｐ型ＧａＡｓ
層よりなる膜厚約３０ｎｍの半導体層７４と、ｉ型Ｇａ
Ａｓ層よりなる膜厚約４０ｎｍの半導体層７６と、電子
濃度が約２×１０18ｃｍ-3のｎ型ＧａＡｓ層よりなる膜
厚約２０ｎｍの半導体層７８とを順次堆積する（図１５
（ａ））。
体装置及びその製造方法を示す概略断面図である。。本
実施形態では、ＧａＡｓＭＥＳＦＥＴによって相補型の
集積回路を構成する場合を説明する。まず、ＭＯＶＰＥ
法により、半絶縁性ＧａＡｓ基板５０上に、ｉ型のＧａ
Ａｓ層よりなる膜厚約５００ｎｍのバッファ層５２と、
電子濃度が約５×１０17ｃｍ -3のｎ型ＧａＡｓ層よりな
る膜厚約３０ｎｍの半導体層５４と、ｉ型ＧａＡｓ層よ
りなる膜厚約４０ｎｍの半導体層５６と、正孔濃度が約
５×１０17ｃｍ-3のｐ型ＧａＡｓ層よりなる膜厚約２０
ｎｍの半導体層５８と、ｉ型Ａｌ0.25Ｇａ0.75Ａｓ層よ
りなる膜厚約５ｎｍのエッチングストッパ膜６８と、ｉ
型のＧａＡｓ層よりなる膜厚約５００ｎｍのバッファ層
７２と、正孔濃度が約２×１０18ｃｍ-3のｐ型ＧａＡｓ
層よりなる膜厚約３０ｎｍの半導体層７４と、ｉ型Ｇａ
Ａｓ層よりなる膜厚約４０ｎｍの半導体層７６と、電子
濃度が約２×１０18ｃｍ-3のｎ型ＧａＡｓ層よりなる膜
厚約２０ｎｍの半導体層７８とを順次堆積する（図１５
（ａ））。
【００７１】次いで、ｎチャネルＭＥＳＦＥＴを形成す
る領域の半導体層７８、７６、７４、バッファ層７２
を、エッチングストッパ膜７８をストッパとしてエッチ
ング除去する（図１５（ｂ））。続いて、例えばアンモ
ニア系のエッチング液を用い、ｎチャネルＭＥＳＦＥＴ
を形成する領域のエッチングストッパ膜６８を除去す
る。こうして、ｐチャネルＭＥＳＦＥＴを形成する領域
には半導体層７８を露出し、ｎチャネルＭＥＳＦＥＴを
形成する領域には半導体層５８を露出する（図１６
（ａ））。
る領域の半導体層７８、７６、７４、バッファ層７２
を、エッチングストッパ膜７８をストッパとしてエッチ
ング除去する（図１５（ｂ））。続いて、例えばアンモ
ニア系のエッチング液を用い、ｎチャネルＭＥＳＦＥＴ
を形成する領域のエッチングストッパ膜６８を除去す
る。こうして、ｐチャネルＭＥＳＦＥＴを形成する領域
には半導体層７８を露出し、ｎチャネルＭＥＳＦＥＴを
形成する領域には半導体層５８を露出する（図１６
（ａ））。
【００７２】この後、第４又は第５実施形態による半導
体装置の製造方法と同様にして、半導体層７８上にｐチ
ャネルＭＥＳＦＥＴを形成し、半導体層５８上にｎチャ
ネルＭＥＳＦＥＴを形成する（図１６（ｂ））。このよ
うにすることにより、一の半導体基板上にｎチャネルＭ
ＥＳＦＥＴとｐチャネルＭＥＳＦＥＴとを形成すること
ができるので、これら素子によって相補型の集積回路を
構成することができる。
体装置の製造方法と同様にして、半導体層７８上にｐチ
ャネルＭＥＳＦＥＴを形成し、半導体層５８上にｎチャ
ネルＭＥＳＦＥＴを形成する（図１６（ｂ））。このよ
うにすることにより、一の半導体基板上にｎチャネルＭ
ＥＳＦＥＴとｐチャネルＭＥＳＦＥＴとを形成すること
ができるので、これら素子によって相補型の集積回路を
構成することができる。
【００７３】このように、本実施形態によれば、ゲート
順方向耐圧が高く、ソース／ドレイン抵抗が小さいｎチ
ャネルＭＥＳＦＥＴ及びｐチャネルＭＥＳＦＥＴを一の
半導体基板上に形成することができるので、これら素子
によって相補型の集積回路を構成することができる。な
お、第４乃至第６実施形態では、基板として半絶縁性の
ＧａＡｓ基板を、半導体層５８、５６、５４、７８、７
６、７４としてＧａＡｓ層を適用したが、他の材料によ
って構成してもよい。
順方向耐圧が高く、ソース／ドレイン抵抗が小さいｎチ
ャネルＭＥＳＦＥＴ及びｐチャネルＭＥＳＦＥＴを一の
半導体基板上に形成することができるので、これら素子
によって相補型の集積回路を構成することができる。な
お、第４乃至第６実施形態では、基板として半絶縁性の
ＧａＡｓ基板を、半導体層５８、５６、５４、７８、７
６、７４としてＧａＡｓ層を適用したが、他の材料によ
って構成してもよい。
【００７４】例えば、基板としてＩｎＰ基板を用い、半
導体層５８、５６、５４、７８、７６、７４としてＩｎ
Ｐ層を適用することができる。また、第１乃至第６実施
形態では、基板として半絶縁性のＧａＡｓ基板を用いた
が、Ｓｉ基板を適用することもできる。
導体層５８、５６、５４、７８、７６、７４としてＩｎ
Ｐ層を適用することができる。また、第１乃至第６実施
形態では、基板として半絶縁性のＧａＡｓ基板を用いた
が、Ｓｉ基板を適用することもできる。
【００７５】
【発明の効果】以上の通り、本発明によれば、第１の半
導体層と、第２の半導体層と、第３の半導体層とが順次
下地基板上に積層して形成され、第３の半導体層上に、
ゲート電極と、ゲート電極の両側にゲート電極と離間し
て形成された２つのオーミック電極とを有する半導体装
置であって、第１の半導体層は、オーミック電極間に電
流を流すためのチャネル層として機能し、第２の半導体
層は、ゲート電極直下の領域がｉ型の導電型を有し、オ
ーミック電極直下の領域、及びゲート電極直下の領域と
オーミック電極直下の領域との間の領域が第１の導電型
を有しており、第３の半導体層は、ゲート電極直下の領
域が第１の導電型と逆の第２の導電型を有し、オーミッ
ク電極直下の領域が第１の導電型を有し、ゲート電極直
下の領域とオーミック電極直下の領域との間の領域がｉ
型の導電型を有する半導体装置を構成することにより、
ゲート順方向耐圧を犠牲にすることなくソース／ドレイ
ン抵抗を低下することができる。これにより、トランジ
スタのオフ時のリーク電流を少なくすることが可能とな
り、高速動作が可能で低消費電力の半導体装置を構成す
ることができる。
導体層と、第２の半導体層と、第３の半導体層とが順次
下地基板上に積層して形成され、第３の半導体層上に、
ゲート電極と、ゲート電極の両側にゲート電極と離間し
て形成された２つのオーミック電極とを有する半導体装
置であって、第１の半導体層は、オーミック電極間に電
流を流すためのチャネル層として機能し、第２の半導体
層は、ゲート電極直下の領域がｉ型の導電型を有し、オ
ーミック電極直下の領域、及びゲート電極直下の領域と
オーミック電極直下の領域との間の領域が第１の導電型
を有しており、第３の半導体層は、ゲート電極直下の領
域が第１の導電型と逆の第２の導電型を有し、オーミッ
ク電極直下の領域が第１の導電型を有し、ゲート電極直
下の領域とオーミック電極直下の領域との間の領域がｉ
型の導電型を有する半導体装置を構成することにより、
ゲート順方向耐圧を犠牲にすることなくソース／ドレイ
ン抵抗を低下することができる。これにより、トランジ
スタのオフ時のリーク電流を少なくすることが可能とな
り、高速動作が可能で低消費電力の半導体装置を構成す
ることができる。
【００７６】また、上記の半導体装置において、第２の
半導体層として、第１の半導体層及び第３の半導体層よ
りも大きいバンドギャップを有する材料を適用すれば、
ゲート順方向耐圧を更に向上することができる。また、
上記の半導体装置には、第１の半導体層としてＩｎＧａ
Ａｓ層を、第２の半導体層としてＡｌＧａＡｓ層を、第
３の半導体層としてＧａＡｓ層を適用することができ
る。
半導体層として、第１の半導体層及び第３の半導体層よ
りも大きいバンドギャップを有する材料を適用すれば、
ゲート順方向耐圧を更に向上することができる。また、
上記の半導体装置には、第１の半導体層としてＩｎＧａ
Ａｓ層を、第２の半導体層としてＡｌＧａＡｓ層を、第
３の半導体層としてＧａＡｓ層を適用することができ
る。
【００７７】また、上記の半導体装置において、第１の
半導体層のＩｎの組成を０．３以下に、第２の半導体層
のＡｌの組成を０．３以上にするので、格子定数差が小
さく欠陥の少ない半導体層を結晶成長することが可能と
なる。また、高いゲート順方向耐圧を得ることができ
る。また、ソース／ドレイン抵抗が低いことが必要であ
り、特に高いゲート順方向耐圧が必要でない場合には、
上記の半導体装置には、第１乃至第３の半導体層として
ＧａＡｓ層を適用することができる。
半導体層のＩｎの組成を０．３以下に、第２の半導体層
のＡｌの組成を０．３以上にするので、格子定数差が小
さく欠陥の少ない半導体層を結晶成長することが可能と
なる。また、高いゲート順方向耐圧を得ることができ
る。また、ソース／ドレイン抵抗が低いことが必要であ
り、特に高いゲート順方向耐圧が必要でない場合には、
上記の半導体装置には、第１乃至第３の半導体層として
ＧａＡｓ層を適用することができる。
【００７８】また、上記の半導体装置を適用することに
より、ノーマリーオフ型のトランジスタを容易に構成す
ることができる。また、上記の半導体装置であって、第
１の導電型がｎ型であり、第２の導電型がｐ型であるｎ
チャネルトランジスタと、上記の半導体装置であって、
第１の導電型がｐ型であり、第２の導電型がｎ型である
ｐチャネルトランジスタとにより半導体装置を構成すれ
ば、ｎチャネル素子及びｐチャネル素子のオフ時リーク
電流をともに減少することができる。これら素子によっ
て相補型回路を構成すれば、より消費電力の低い化合物
半導体集積回路を構成することができる。
より、ノーマリーオフ型のトランジスタを容易に構成す
ることができる。また、上記の半導体装置であって、第
１の導電型がｎ型であり、第２の導電型がｐ型であるｎ
チャネルトランジスタと、上記の半導体装置であって、
第１の導電型がｐ型であり、第２の導電型がｎ型である
ｐチャネルトランジスタとにより半導体装置を構成すれ
ば、ｎチャネル素子及びｐチャネル素子のオフ時リーク
電流をともに減少することができる。これら素子によっ
て相補型回路を構成すれば、より消費電力の低い化合物
半導体集積回路を構成することができる。
【００７９】また、下地基板上に、第１の導電型を有す
る第１の半導体層と、ｉ型の導電型を有する第２の半導
体層と、第１の導電型と異なる第２の導電型を有する第
３の半導体層とを順次堆積する半導体層形成工程と、第
３の半導体層上に、ゲート電極を形成するゲート電極形
成工程と、ゲート電極をマスクとして第１の導電型を有
する不純物をドープし、ゲート電極が形成されていない
領域の第３の半導体層をｉ型の導電型に、ゲート電極が
形成されていない領域の第２の半導体層をｎ型に転換す
る第１の不純物ドープ工程と、ゲート電極の側壁に、サ
イドウォールを形成するサイドウォール形成工程と、ゲ
ート電極及びサイドウォールをマスクとして第１の導電
型を有する不純物をドープし、ゲート電極及びサイドウ
ォールが形成されていない領域の第３の半導体層をｎ型
に、ゲート電極及びサイドウォールが形成されていない
領域の第２の半導体層をより抵抗の低いｎ型に、ゲート
電極及びサイドウォールが形成されていない領域の第１
の半導体層をより抵抗の低いｎ型に転換する第２の不純
物ドープ工程とにより半導体装置を製造することによ
り、ソース／ドレイン抵抗の低い半導体装置を、ゲート
順方向耐圧を犠牲にすることなく製造することができ
る。すなわち、高速動作が可能な低消費電力の半導体装
置を容易に製造することができる。
る第１の半導体層と、ｉ型の導電型を有する第２の半導
体層と、第１の導電型と異なる第２の導電型を有する第
３の半導体層とを順次堆積する半導体層形成工程と、第
３の半導体層上に、ゲート電極を形成するゲート電極形
成工程と、ゲート電極をマスクとして第１の導電型を有
する不純物をドープし、ゲート電極が形成されていない
領域の第３の半導体層をｉ型の導電型に、ゲート電極が
形成されていない領域の第２の半導体層をｎ型に転換す
る第１の不純物ドープ工程と、ゲート電極の側壁に、サ
イドウォールを形成するサイドウォール形成工程と、ゲ
ート電極及びサイドウォールをマスクとして第１の導電
型を有する不純物をドープし、ゲート電極及びサイドウ
ォールが形成されていない領域の第３の半導体層をｎ型
に、ゲート電極及びサイドウォールが形成されていない
領域の第２の半導体層をより抵抗の低いｎ型に、ゲート
電極及びサイドウォールが形成されていない領域の第１
の半導体層をより抵抗の低いｎ型に転換する第２の不純
物ドープ工程とにより半導体装置を製造することによ
り、ソース／ドレイン抵抗の低い半導体装置を、ゲート
順方向耐圧を犠牲にすることなく製造することができ
る。すなわち、高速動作が可能な低消費電力の半導体装
置を容易に製造することができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図７】本発明の第３実施形態による半導体装置の構造
及び製造方法を示す概略断面図（その１）である。
及び製造方法を示す概略断面図（その１）である。
【図８】本発明の第３実施形態による半導体装置の構造
及び製造方法を示す概略断面図（その２）である。
及び製造方法を示す概略断面図（その２）である。
【図９】本発明の第４実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図１０】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１１】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１２】本発明の第５実施形態による半導体装置の構
造を示す概略断面図である。
造を示す概略断面図である。
【図１３】本発明の第５実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１４】本発明の第５実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１５】本発明の第６実施形態による半導体装置の構
造及び製造方法を示す概略断面図（その１）である。
造及び製造方法を示す概略断面図（その１）である。
【図１６】本発明の第６実施形態による半導体装置の構
造及び製造方法を示す概略断面図（その２）である。
造及び製造方法を示す概略断面図（その２）である。
【図１７】従来の半導体装置の構造を示す概略断面図
（その１）である。
（その１）である。
【図１８】従来の半導体装置の構造を示す概略断面図
（その２）である。
（その２）である。
１０…基板
１２…バッファ層
１４…半導体層
１６…半導体層
１８…半導体層
２０…半導体層
２２…ゲート電極
２４…オーミック電極
２６…オーミック電極
２８…サイドウォール
３０…エッチングストッパ膜
３２…バッファ層
３４…半導体層
３６…半導体層
３８…半導体層
４０…半導体層
４２…ゲート電極
４４…オーミック電極
４６…オーミック電極
４８…サイドウォール
５０…基板
５２…バッファ層
５４…半導体層
５６…半導体層
５８…半導体層
６０…ゲート電極
６２…オーミック電極
６４…オーミック電極
６６…サイドウォール
６８…エッチングストッパ膜
７２…バッファ層
７４…半導体層
７６…半導体層
７８…半導体層
８０…ゲート電極
８２…オーミック電極
８４…オーミック電極
８６…サイドウォール
１００…基板
１０２…半導体層
１０４…半導体層
１０６…半導体層
１０８…ゲート電極
１１０…オーミック電極
１１２…オーミック電極
１２０…基板
１２２…ソース／ドレイン拡散層
１２４…ソース／ドレイン拡散層
１２６…ゲート電極
１２８…オーミック電極
１３０…オーミック電極
１３２…ｎ型ドーピング層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−64924（ＪＰ，Ａ)
特開 平10−50727（ＪＰ，Ａ)
特開 平８−148510（ＪＰ，Ａ)
特開 平５−166844（ＪＰ，Ａ)
特開 平３−145139（ＪＰ，Ａ)
特開 昭61−59875（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 27/095
H01L 29/778
H01L 29/80 - 29/812
Claims (8)
- 【請求項１】 第１の半導体層と、第２の半導体層と、
第３の半導体層とが順次下地基板上に積層して形成さ
れ、前記第３の半導体層上に、ゲート電極と、前記ゲー
ト電極の両側に前記ゲート電極と離間して形成された２
つのオーミック電極とを有する半導体装置であって、 前記第１の半導体層は、前記オーミック電極間に電流を
流すためのチャネル層として機能し、 前記第２の半導体層は、前記ゲート電極直下の領域がｉ
型の導電型を有し、前記オーミック電極直下の領域、及
び前記ゲート電極直下の領域と前記オーミック電極直下
の領域との間の領域が第１の導電型を有しており、 前記第３の半導体層は、前記ゲート電極直下の領域が前
記第１の導電型と逆の第２の導電型を有し、前記オーミ
ック電極直下の領域が前記第１の導電型を有し、前記ゲ
ート電極直下の領域と前記オーミック電極直下の領域と
の間の領域がｉ型の導電型を有することを特徴とする半
導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２の半導体層は、前記第１の半導体層及び前記第
３の半導体層よりも大きいバンドギャップを有すること
を特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記第１の半導体層はＩｎＧａＡｓ層であり、 前記第２の半導体層はＡｌＧａＡｓ層であり、 前記第３の半導体層はＧａＡｓ層であることを特徴とす
る半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記第１の半導体層は、Ｉｎの組成が０．３以下であ
り、 前記第２の半導体層は、Ａｌの組成が０．３以上である
ことを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記第１乃至第３の半導体層はＧａＡｓ層であることを
特徴とする半導体装置。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体装置において、 前記半導体装置は、ノーマリーオフ型のトランジスタで
あることを特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体装置であって、前記第１の導電型がｎ型であり、前記
第２の導電型がｐ型であるｎチャネルトランジスタと、 請求項１乃至６のいずれかに記載の半導体装置であっ
て、前記第１の導電型がｐ型であり、前記第２の導電型
がｎ型であるｐチャネルトランジスタとを有することを
特徴とする半導体装置。 - 【請求項８】 下地基板上に、第１の導電型を有する第
１の半導体層と、ｉ型の導電型を有する第２の半導体層
と、第１の導電型と異なる第２の導電型を有する第３の
半導体層とを順次堆積する半導体層形成工程と、 前記第３の半導体層上に、ゲート電極を形成するゲート
電極形成工程と、 前記ゲート電極をマスクとして前記第１の導電型を有す
る不純物をドープし、前記ゲート電極が形成されていな
い領域の前記第３の半導体層をｉ型の導電型に、前記ゲ
ート電極が形成されていない領域の前記第２の半導体層
をｎ型に転換する第１の不純物ドープ工程と、 前記ゲート電極の側壁に、サイドウォールを形成するサ
イドウォール形成工程と、 前記ゲート電極及び前記サイドウォールをマスクとして
前記第１の導電型を有する不純物をドープし、前記ゲー
ト電極及び前記サイドウォールが形成されていない領域
の前記第３の半導体層をｎ型に、前記ゲート電極及び前
記サイドウォールが形成されていない領域の前記第２の
半導体層をより抵抗の低いｎ型に、前記ゲート電極及び
前記サイドウォールが形成されていない領域の前記第１
の半導体層をより抵抗の低いｎ型に転換する第２の不純
物ドープ工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208296A JP3537609B2 (ja) | 1996-10-15 | 1996-10-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208296A JP3537609B2 (ja) | 1996-10-15 | 1996-10-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116840A JPH10116840A (ja) | 1998-05-06 |
| JP3537609B2 true JP3537609B2 (ja) | 2004-06-14 |
Family
ID=17508846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27208296A Expired - Lifetime JP3537609B2 (ja) | 1996-10-15 | 1996-10-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3537609B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243727A (ja) * | 2004-02-24 | 2005-09-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-10-15 JP JP27208296A patent/JP3537609B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116840A (ja) | 1998-05-06 |
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